公开(公告)号：KR1020030088309A

公开(公告)日：2003-11-19

申请号：KR1020020026415

申请日：2002-05-14

Applicant: 재단법인서울대학교산학협력재단

Inventor： 최병용 ,  이종덕 ,  박병국

IPC: H01L29/78

Abstract: PURPOSE: A FET(Field Effect Transistor) and a method for manufacturing the same are provided to be capable of easily forming an ultra-small channel, reducing the delay and resistance of a gate for improving the operation of the FET, and operating a source/drain with low resistance. CONSTITUTION: A FET is provided with an SOI(Silicon On Insulator) substrate(10), a source and drain region(3a,3b) spaced apart from each other at the silicon layer of the SOI substrate, and a pair of first insulating sidewalls(14a,14b) formed at the upper portion of the silicon layer between the source/drain region. The FET further includes a gate electrode(16'') formed at the predetermined upper portion of the silicon layer, a gate isolating layer(15) located between the gate electrode and the resultant structure, the second sidewalls(17a,17b) formed at both sides of the gate electrode, and silicide layers(18,19,20) selectively formed at the upper portion of the resultant structure.

Abstract translation: 目的：提供FET（场效应晶体管）及其制造方法，以便能够容易地形成超小通道，减小栅极的延迟和电阻，以改善FET的工作，并且操作源极 /漏低电阻。 构成：FET设置有SOI（绝缘体上硅）衬底（10），在SOI衬底的硅层处彼此间隔开的源极和漏极区域（3a，3b）以及一对第一绝缘侧壁 （14a，14b），形成在源极/漏极区之间的硅层的上部。 FET还包括形成在硅层的预定上部的栅电极（16“），位于栅极和所得结构之间的栅极隔离层（15），形成在第二侧壁 栅电极的两侧，以及选择性地形成在所得结构的上部的硅化物层（18,19,20）。

公开(公告)号：KR1020060006163A

公开(公告)日：2006-01-19

申请号：KR1020040055051

申请日：2004-07-15

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최병용

IPC: H01L29/78

CPC classification number: H01L29/49 ,  H01L21/02142 ,  H01L21/2053 ,  H01L27/1203 ,  H01L2924/13091

Abstract: 본 발명은 전계 효과 트랜지스터의 제조방법에 관한 것으로, 실리콘 및 실리콘 게르마늄 에피텍시(epitaxy) 기술을 적용한 SOI 기판을 이용하여 'T'자형의 게이트 형상을 갖는 소자를 제조함으로써, 종래 'T'자형 게이트 소자의 특성을 그대로 가지면서, 채널은 에피텍시로 얇게 길러진 SOI의 실리콘 에피층을 사용하여 극미세 전계 효과 트랜지스터로 바람직한 완전 공핍형(Fully Depleted Type)의 동작을 만들어 주며, 소스/드레인은 에피텍시로 두껍게 길러진 실리콘 게르마늄 에피층을 이용함으로써 소스/드레인의 시리즈 저항을 줄이고, 나아가 전계 효과 트랜지스터의 채널이 형성될 영역을 형성하기 위한 공정을 개선 함으로써 채널 영역의 실리콘층 두께를 균일성(uniformity)과 재현성(reproducibility) 있게 구현하는 방법을 제공하고 있다.
전계, 효과, 트랜지스터, 측벽, 게르마늄, 에피텍시, SOI

公开(公告)号：KR100483564B1

公开(公告)日：2005-04-15

申请号：KR1020020026415

申请日：2002-05-14

Applicant: 재단법인서울대학교산학협력재단

Inventor： 최병용 ,  이종덕 ,  박병국

IPC: H01L29/78

Abstract: 본 발명은 전계 효과 트랜지스터 및 그의 제조방법에 관한 것으로, SOI((Silicon-On-Insulator)기판을 이용하여, 게이트의 형상을 'T'자형을 갖는 소자를 제조함으로써, 넓은 디자인 창의 게이트 길이(L
1 )를 제공하고, 채널영역에서 바라보는 게이트 길이(L
2 )는 상대적으로 짧아, 극소 채널 형성이 용이하고, 게이트의 지연 및 저항을 줄여 소자의 동작을 빠르게 할 수 있는 효과가 있다.
더불어, 소스와 드레인 영역(3a,3b)의 실리콘층 두께(T
0 )는 채널의 두께(T
2 )보다 두껍게 하여, 저 저항으로 소스/드레인을 동작시킬 수 있는 효과가 발생한다.

公开(公告)号：KR100559115B1

公开(公告)日：2006-03-10

申请号：KR1020040055051

申请日：2004-07-15

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최병용

IPC: H01L29/78

Abstract: 본 발명은 전계 효과 트랜지스터의 제조방법에 관한 것으로, 실리콘 및 실리콘 게르마늄 에피텍시(epitaxy) 기술을 적용한 SOI 기판을 이용하여 'T'자형의 게이트 형상을 갖는 소자를 제조함으로써, 종래 'T'자형 게이트 소자의 특성을 그대로 가지면서, 채널은 에피텍시로 얇게 길러진 SOI의 실리콘 에피층을 사용하여 극미세 전계 효과 트랜지스터로 바람직한 완전 공핍형(Fully Depleted Type)의 동작을 만들어 주며, 소스/드레인은 에피텍시로 두껍게 길러진 실리콘 게르마늄 에피층을 이용함으로써 소스/드레인의 시리즈 저항을 줄이고, 나아가 전계 효과 트랜지스터의 채널이 형성될 영역을 형성하기 위한 공정을 개선 함으로써 채널 영역의 실리콘층 두께를 균일성(uniformity)과 재현성(reproducibility) 있게 구현하는 방법을 제공하고 있다.
전계, 효과, 트랜지스터, 측벽, 게르마늄, 에피텍시, SOI