公开(公告)号：KR100724312B1

公开(公告)日：2007-06-04

申请号：KR1020040109058

申请日：2004-12-20

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이종덕 ,  박병국 ,  진성훈 ,  이천안

IPC: H01L29/786

Abstract: 본 발명은 산화막인 게이트 절연막 위에 PMMA 층 또는 증가형 특성을 보이는 게이트 절연막을 도입하여 제조한 p 채널 증가형 소자 및 p 채널 공핍형 소자를 연결하거나, 게이트 절연막으로서 비휘발성 유기 메모리 층을 도입하고 전기적인 프로그래밍에 의하여 음의 문턱전압을 갖는 p 채널 증가형 소자 및 전기적인 프로그래밍에 의하여 양의 문턱전압을 갖는 p 채널 공핍형 소자를 연결한 유기 반도체 회로가 제공된다.
본 발명의 p 채널 증가형 소자와 p 채널 공핍형 소자를 함께 동일 기판 위에 형성하고, 연결하면 풀 스윙이 가능한 반도체 회로를 쉽게 구현할 수 있다.
p 채널, 유기 반도체 회로, 풀 스윙, 증가형 소자, 공핍형 소자, PMMA 층, 게이트 절연막, 유기 메모리, 프로그래밍

公开(公告)号：KR100538147B1

公开(公告)日：2005-12-21

申请号：KR1020040021812

申请日：2004-03-30

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L21/336

Abstract: 본 발명은 이온화 충돌을 이용한 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자는 계단 형상의 반도체기판과; 상기 반도체기판의 돌출된 일단에 형성된 소스 영역과; 상기 소스 영역 상부에 형성된 마스크층과; 상기 소스 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와; 상기 반도체기판의 타단에 일정 길이의 진성영역을 구현하기 위해 상기 측벽 게이트 및 상기 게이트 절연막의 상부에 형성된 제 1 절연막 측벽과; 상기 제 1 절연막 측벽의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 드레인 영역으로 구성된 것으로서, 종래의 반도체 소자와 달리 소스 또는 드레인 중 어느 하나의 영역이 돌출되고 측벽 게이트를 이용하기 때문에 제조공정을 간단히 할 수 있으며, 게이트, 소스/드레인, 채널 및 진성영역이 자기 정렬되어 형성되며, 기생성분이 억제되어 소자의 성능을 향상시킬 수 있고, 궁극적으로는 소자의 축소화가 용이한 장점이 있다.

公开(公告)号：KR1020040091309A

公开(公告)日：2004-10-28

申请号：KR1020030025110

申请日：2003-04-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: PURPOSE: A single electron transistor is provided to control the size of a quantum dot by forming the first gate on the sidewall of a channel and by adjusting the height of the first gate left on the sidewall of the channel in etching the first gate material. CONSTITUTION: An insulator is formed on a substrate support unit. Source and drain regions are formed of single crystalline silicon, separated from each other on the insulator. A channel formed of single crystalline silicon is formed on the insulator, connected to the source region and the drain region. The first insulation layer is deposited on the channel and a part of the source and drain regions in a straight line with the channel. The first gate insulation layer(36) is deposited on both sidewalls of the channel and on the sidewall of the source and drain regions. The first gate(37) is formed on a part of both sidewalls of the channel over the first gate insulation layer and on the sidewall of the source and drain. The second gate insulation layer(38) is deposited on the first gate and a part of both sidewalls of the channel wherein the first gate is not formed. The second gate(39) surrounds the channel over the second gate insulation layer and the first insulation layer, formed between the source and drain regions.

Abstract translation: 目的：提供单电子晶体管以通过在通道的侧壁上形成第一栅极并且通过在蚀刻第一栅极材料中调节留在沟道的侧壁上的第一栅极的高度来控制量子点的尺寸。 构成：在基板支撑单元上形成绝缘体。 源极和漏极区域由绝缘体上彼此分离的单晶硅形成。 在绝缘体上形成由单晶硅形成的沟道，连接到源极区域和漏极区域。 第一绝缘层沉积在沟道上，并且源极和漏极区的一部分与沟道成直线。 第一栅极绝缘层（36）沉积在沟道的两个侧壁和源极和漏极区域的侧壁上。 第一栅极（37）形成在第一栅极绝缘层上的沟道的两个侧壁的一部分上以及源极和漏极的侧壁上。 第二栅绝缘层（38）沉积在第一栅极和通道的两个侧壁的一部分上，其中不形成第一栅极。 第二栅极（39）围绕形成在源极和漏极区域之间的第二栅极绝缘层和第一绝缘层的沟道。

公开(公告)号：KR1020030009572A

公开(公告)日：2003-02-05

申请号：KR1020010033065

申请日：2001-06-13

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  정경훈 ,  성석강

IPC: H01L21/027

Abstract: PURPOSE: A method for forming ultra-fine multi-patterns is provided to obtain the ultra-fine multi-patterns of a desired size in a narrow interval by performing a multiple patterning process using a sidewall. CONSTITUTION: A pattern layer, the second pattern layer, and the first pattern layer are sequentially deposited on a substrate. The first pattern is formed on the first pattern layer. The first sidewall layer is deposited on the first pattern. A sidewall is formed by performing a dry etch process. The second pattern is formed by etching the second pattern layer. The sidewall is removed from the second pattern. The second sidewall layer is deposited on the second pattern. The second sidewall(22') is formed by performing the dry etch process. A pattern(P) is formed by etching the pattern layer.

Abstract translation: 目的：提供一种形成超细多图案的方法，通过使用侧壁进行多次图案化处理，以窄间隔获得期望尺寸的超细多图案。 构成：图案层，第二图案层和第一图案层顺序地沉积在基板上。 第一图案形成在第一图案层上。 第一侧壁层沉积在第一图案上。 通过进行干蚀刻工艺形成侧壁。 通过蚀刻第二图案层形成第二图案。 侧壁从第二图案移除。 第二侧壁层沉积在第二图案上。 通过执行干蚀刻工艺形成第二侧壁（22'）。 通过蚀刻图案层形成图案（P）。

公开(公告)号：KR1020020096654A

公开(公告)日：2002-12-31

申请号：KR1020010035456

申请日：2001-06-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: PURPOSE: A metal oxide semiconductor field effect transistor(MOSFET) with a dual gate is provided to reduce contact resistance between polycrystalline silicon and a pin, by using a monocrystalline silicon portion on a buried oxide layer of a silicon-on-insulator(SOI) substrate. CONSTITUTION: An insulator is formed on a semiconductor substrate(10). A source region and a drain region are formed on the insulator, composed of monocrystalline silicon and separated from each other while an area lies between the source region and the drain region. A channel formed of monocrystalline silicon is formed on the insulator, crossing a part of the area and connecting the source region with the drain region. An insulation layer is formed on the channel. A gate is formed on the area between the source region and the drain region, surrounding the channel, both side surfaces of the insulation layer and the upper portion of the insulation layer. A gate insulation layer(15,15') is formed between the gate and the source/drain region to make the gate independent of the source/drain region electrically.

Abstract translation: 目的：提供具有双栅极的金属氧化物半导体场效应晶体管（MOSFET），以通过在绝缘体上硅（SOI）的掩埋氧化物层上使用单晶硅部分来减少多晶硅与引脚之间的接触电阻， 基质。 构成：在半导体衬底（10）上形成绝缘体。 源极区域和漏极区域形成在由单晶硅构成的绝缘体上，并且在区域位于源极区域和漏极区域之间彼此分离。 在绝缘体上形成由单晶硅形成的沟道，与该区域的一部分交叉并且将源极区域与漏极区域连接。 在通道上形成绝缘层。 在源极区域和漏极区域之间的区域上形成栅极，围绕沟道，绝缘层的两个侧表面和绝缘层的上部。 在栅极和源极/漏极区域之间形成栅极绝缘层（15,15'），以使电极与源极/漏极区域无关。

公开(公告)号：KR100663977B1

公开(公告)日：2007-01-02

申请号：KR1020050009846

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115 ,  H01L21/314

Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치, NOR

公开(公告)号：KR1020060089261A

公开(公告)日：2006-08-09

申请号：KR1020050009845

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

CPC classification number: H01L29/66833 ,  H01L21/265 ,  H01L21/28282 ,  H01L21/823892 ,  H01L29/792

Abstract: 본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치, NAND

公开(公告)号：KR1020060089260A

公开(公告)日：2006-08-09

申请号：KR1020050009844

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

CPC classification number: H01L21/823892 ,  H01L21/041 ,  H01L21/2652

Abstract: 본 발명은 액티브 영역에 다층의 도핑층을 갖는 소노스(SONOS) 형태의 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 다중 유전층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치

公开(公告)号：KR100538542B1

公开(公告)日：2005-12-22

申请号：KR1020030004002

申请日：2003-01-21

Applicant: 재단법인서울대학교산학협력재단 ,  이진호

Inventor： 진성훈 ,  이종덕 ,  박병국 ,  이진호

IPC: H01L29/786

Abstract: 본 발명은 유기 박막 트랜지스터 및 그의 제조방법에 관한 것으로, 기존의 유기 박막 트랜지스터를 제조 공정 중에, 소스와 드레인 전극을 표면 처리하는 물질과 게이트 절연막을 표면 처리하는 OTS(octadecyl trichlorosilane)를 동시에 사용할 경우에 소자의 특성이 저하되는 문제점과 각기 분리하여 표면 처리할 경우 복잡한 공정이 수행되는 문제점을 본 발명에서는 모노클로러벤젠(monochlorobenzen)에 의해 희석시킨 PMMA(poly-(methyl methacrylate))용액을 소스와 드레인 전극 및 게이트 절연막에 한 번의 스핀 코팅한 후, 유기 반도체 물질을 증착시킴으로써 해결한다.
따라서, 본 발명은 소스 및 드레인 전극과 게이트 절연막에 그레인 사이즈가 크고, 잘 성장되는 유기 반도체 물질막을 형성할 수 있게 되어서, 소자의 캐리어 이동도를 향상시킬 수 있고 제조 공정 시간을 단축시킬 수 있는 효과가 있다.

公开(公告)号：KR1020040104051A

公开(公告)日：2004-12-10

申请号：KR1020030035440

申请日：2003-06-02

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  이천안

IPC: G09G3/30

Abstract: PURPOSE: A method for driving the column of a pixel array of a micro display and a driving circuit for the same are provided to drastically reduce the occupied area by removing the latches in the column of a conventional column driving circuit. CONSTITUTION: An apparatus for driving the column of a pixel array of a micro display includes a shift register, a digital-to-analog converter(DAC), a DAC operation control circuit and a column driving switch. The shift register generates a digital signal to select each column of pixel array. The DAC converts the digital input signal to an analog signal to drive each column of pixel array in response to the output signal of the shift register. The DAC operation control circuit connects its input terminals to the first output terminal of a specific block and the first output terminal of the neighboring block to operate the DAC at the signal corresponding to the specific block. And, the column driving switch is connected to the output terminals of the shift register and the output terminals of the DAC to control the driving of each column of the pixel array.

Abstract translation: 目的：提供一种用于驱动微显示器的像素阵列的列和用于其的驱动电路的方法，以通过去除常规列驱动电路的列中的锁存器来大大减小占用面积。 构成：用于驱动微型显示器的像素阵列的列的装置包括移位寄存器，数 - 模转换器（DAC），DAC操作控制电路和列驱动开关。 移位寄存器产生数字信号以选择每列像素阵列。 DAC将数字输入信号转换为模拟信号，以响应于移位寄存器的输出信号驱动像素阵列的每一列。 DAC操作控制电路将其输入端连接到特定块的第一输出端和相邻块的第一输出端，​​以对应于特定块的信号操作DAC。 并且，列驱动开关连接到移位寄存器的输出端和DAC的输出端，以控制像素阵列的每列的驱动。