公开(公告)号：KR101307253B1

公开(公告)日：2013-09-11

申请号：KR1020070065754

申请日：2007-06-29

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성 ,  김경민

IPC: H01L21/8247 ,  H01L27/115

Abstract: 저항변화기록소자의 정보기록방법, 저항변화기록소자 제조방법 및 이를 이용한 저항변화기록소자가 개시된다. 본 발명에 따른 저항변화기록소자의 정보기록방법은 하부전극, 하부전극 상에 형성된 전이금속 산화물 박막, 전이금속 산화물 박막 상에 형성된 상부전극의 구조를 포함하는 저항변화기록소자의 정보기록방법에 있어서, 전이금속 산화물 박막에 전압을 인가하여 전이금속 산화물 박막을 양극 저항 스위칭(bipolar resistance switching, BRS) 특성이 나타나도록 포밍(forming)한다. 그리고, 포밍된 전이금속 산화물 박막에 전이금속 산화물 박막의 단극 저항 스위칭(unipolar reseistance swtching, URS)의 셋(set) 전압의 크기보다 작고, 소프트셋(soft set)의 전압의 크기보다 큰 상호 반대되는 극성을 가지는 전압을 각각 인가하여, 전이금속 산화물 박막의 저항을 변화시킨다. 그리고, 전이금속 산화물 박막의 저항 크기에 따라 "0" 또는 "1"을 할당한다. 본 발명에 따르면, 양극 저항 스위칭 특성을 이용하여 저항변화기록소자의 전력소모를 줄일 수 있고, 저항 스위칭 시간을 짧게 하여 소자의 속도를 향상시킬 수 있다. 그리고 컴플라이언스 전류를 인가하여 "0", "1"의 두 개의 상태뿐만 아니라 복수의 상태를 갖는 자기변화기록소자를 구현할 수 있다.

公开(公告)号：KR1020100009722A

公开(公告)日：2010-01-29

申请号：KR1020080070472

申请日：2008-07-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성 ,  김경민

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/04 ,  G11C13/0004 ,  H01L21/28282

Abstract: PURPOSE: A resistance alteration recording device and a manufacturing method thereof are provided to reduce misreading in a reading process by increasing on/off current rate. CONSTITUTION: A resistance alteration recording device(1000) has a lower electrode(1010), a first resistance alteration layer(1020), a conductive layer(1030), a second resistance alteration layer(1040), and an upper electrode(1050). The first resistance alteration layer has the laminating structure of the first pillar comment area(1022) and the first switching area(1021) on the bottom electrode. The first switching area has the laminating structure of the first trap free layer(1024) and the first trapping layer(1023) on the bottom electrode. The second resistance alteration layer has the laminating structure of the second switching area(1041) and the second filament area(1042) on the conductive layer. The second switching area has the laminating structure of the second trapping layer(1043) and the second trap free layer(1044) on the second filament area.

Abstract translation: 目的：提供电阻改变记录装置及其制造方法，以通过增加开/关电流速率来减少读取过程中的误读。 构成：电阻改变记录装置（1000）具有下电极（1010），第一电阻改变层（1020），导电层（1030），第二电阻改变层（1040）和上电极（1050） 。 第一电阻改变层具有第一支柱注释区域（1022）和底部电极上的第一开关区域（1021）的层压结构。 第一开关区域具有第一无陷阱层（1024）和底部电极上的第一捕获层（1023）的层叠结构。 第二电阻改变层在导电层上具有第二开关区域（1041）和第二细丝区域（1042）的层压结构。 第二切换区域具有在第二细丝区域上的第二捕获层（1043）和第二无陷阱层（1044）的层压结构。

公开(公告)号：KR1020090098443A

公开(公告)日：2009-09-17

申请号：KR1020080023843

申请日：2008-03-14

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/2409 ,  G11C13/0004 ,  H01L27/0766 ,  H01L29/45

Abstract: A switching diode for a resistance recoding element, and a resistance recoding element and a resistance random access memory using the same are provided to read the information recorded in the resistance recording element with low power specifically by making current ratio high in low read voltage. A semiconductor layer(320) is made of semiconductor material. A schottky junction layer(310) is formed to be contacted with one side of the semiconductor layer and performs the schottky junction with the semiconductor layer. An ohmic junction layer(330) is formed to be contacted with other side of the semiconductor layer and performs ohmic junction with the semiconductor layer. The semiconductor layer is made of a transition metal oxide of n-type. The transition metal oxide of n-type is titanium oxide(TiO2). In the thickness of the ohmic junction layer is 5 ~ 500nm.

Abstract translation: 提供一种用于电阻记录元件的开关二极管，以及电阻记录元件和使用该开关二极管的电阻随机存取存储器，其特征在于通过使电流比高于低读取电压来读取记录在具有低功率的电阻记录元件中的信息。 半导体层（320）由半导体材料制成。 肖特基结层（310）形成为与半导体层的一侧接触，并与半导体层进行肖特基结。 形成欧姆结层（330）以与半导体层的另一侧接触并与半导体层进行欧姆结。 半导体层由n型过渡金属氧化物制成。 n型的过渡金属氧化物是二氧化钛（TiO 2）。 在欧姆接层的厚度为5〜500nm。

公开(公告)号：KR100905420B1

公开(公告)日：2009-07-02

申请号：KR1020070078486

申请日：2007-08-06

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성 ,  최병준 ,  김경민

IPC: H01L27/115

Abstract: 저항변화기록소자, 그 제조방법, 정보기록방법 및 정보판독방법을 개시한다. 본 발명에 따른 저항변화기록소자는 하부전극과, 전이금속 산화물 박막을 포함하여 이루어진 버퍼층 및 칼코제나이드계 화합물 박막을 포함하여 이루어진 저항변화층 중 적어도 각 하나를 구비하고 하부전극 상에 형성된 절연층과, 절연층 상에 형성된 상부전극을 구비한다. 본 발명에 따르면, 저항변화기록소자의 구동전압이 작아서 전력소모가 작게 된다. 또한 수십 또는 수백 ns의 전압 펄스(pulse)를 이용하여 정보를 기록할 수 있으므로 짧은 스위칭 시간을 가지며, 반복적인 기록을 위한 많은 스위칭에도 일정한 저항값을 유지하는 능력이 우수하다.
비휘발성, ReRAM, GST, TiO2

公开(公告)号：KR1020080105738A

公开(公告)日：2008-12-04

申请号：KR1020070053722

申请日：2007-06-01

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성 ,  최병준

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L29/42324 ,  H01L29/66833 ,  H01L29/792 ,  H01L45/06 ,  H01L45/143 ,  H01L45/144

Abstract: A charge trap flash EEPROM and a manufacturing method thereof are provided to simplify the manufacturing process using the GST as a charge trap layer. A charge trap flash EEPROM includes the semiconductor substrate(300), the tunneling insulating layer(330), the charge trapping layer(340), the blocking insulation film(350), and the control gate(360). The semiconductor substrate has the source region(310) and the drain region(320) which are divided by the channel region(370). The tunneling insulating layer is formed on the channel region of the semiconductor substrate. The charge trapping layer is made of the formed chalcogenide system compound thin film on the tunneling insulating layer. The blocking insulation film is formed on the charge trapping layer. The control gate is formed on the blocking insulation film.

Abstract translation: 提供电荷阱快闪EEPROM及其制造方法，以简化使用GST作为电荷陷阱层的制造工艺。 电荷阱快闪EEPROM包括半导体衬底（300），隧道绝缘层（330），电荷俘获层（340），阻挡绝缘膜（350）和控制栅极（360）。 半导体衬底具有由沟道区域（370）划分的源极区（310）和漏极区（320）。 隧道绝缘层形成在半导体衬底的沟道区上。 电荷捕获层由隧道绝缘层上形成的硫族化物系复合薄膜制成。 阻挡绝缘膜形成在电荷捕获层上。 控制栅极形成在阻挡绝缘膜上。

公开(公告)号：KR100521988B1

公开(公告)日：2005-10-17

申请号：KR1020030005909

申请日：2003-01-29

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성

IPC: H01L27/108 ,  B82Y10/00

Abstract: 나노 구조물을 이용한 커패시터를 구비하는 반도체 소자 및 그 제조 방법이 개시된다. 상기 커패시터는 기판 상에 형성되어 콘택을 포함하는 제1 절연막, 제1 절연막 상에 형성되어 콘택을 노출시키는 영역을 포함하는 제2 절연막, 노출된 콘택에 전기적으로 연결되어 하부 전극으로 기능하는 복수 개의 도전성 나노 구조물을 포함하는 나노 구조물 어레이, 나노 구조물 어레이 상에 형성된 유전막, 그리고 유전막 상에 형성된 상부 전극을 포함한다. 도전성 나노 튜브와 같은 나노 구조물을 이용한 커패시터를 DRAM 소자와 같은 메모리 소자에 적용함으로써, 커패시터 제조 공정에 관련된 제반 문제를 획기적으로 개선할 수 있으며, 수십 기가급 이상의 저장 용량이 요구되는 메모리 소자의 경우에 효과적으로 적용가능 하다. 사진 식각 공정을 통하지 않고 미세한 구조의 나노 튜브와 같은 나노 구조물들을 포함하는 커패시터를 형성할 수 있기 때문에 제조 원가를 절감할 수 있을 뿐만 아니라 공정 수율을 크게 향상시킬 수 있다.

公开(公告)号：KR1020040069492A

公开(公告)日：2004-08-06

申请号：KR1020030005909

申请日：2003-01-29

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성

IPC: H01L27/108 ,  B82Y10/00

Abstract: PURPOSE: A semiconductor device with a capacitor using a nano tube and a manufacturing method thereof are provided to increase considerably capacitance by using a conductive nano tube array as a lower electrode of the capacitor. CONSTITUTION: The first insulating layer(110) with contacts(115) is formed on a substrate(105). The second insulating layer(135) with a lower electrode region(150) is formed on the first insulating layer. A nano tube array(140) as a lower electrode is formed in the lower electrode region to be electrically connected with the contact. The nano tube array includes a plurality of conductive nano tubes. Then, a dielectric layer and an upper electrode are sequentially formed on the resultant structure.

Abstract translation: 目的：提供一种具有使用纳米管的电容器的半导体器件及其制造方法，其通过使用导电纳米管阵列作为电容器的下电极而大大增加电容。 构成：具有触点（115）的第一绝缘层（110）形成在基板（105）上。 具有下电极区域（150）的第二绝缘层（135）形成在第一绝缘层上。 作为下电极的纳米管阵列（140）形成在下电极区域中以与触点电连接。 纳米管阵列包括多个导电纳米管。 然后，在所得结构上依次形成电介质层和上电极。

公开(公告)号：KR101029041B1

公开(公告)日：2011-04-15

申请号：KR1020070053722

申请日：2007-06-01

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성 ,  최병준

IPC: H01L27/115 ,  H01L21/8247

Abstract: 전하트랩 플래시 기억소자 및 그 제조방법이 개시된다. 본 발명에 따른 전하트랩 플래시 기억소자는 채널영역에 의해 분리된 소스영역과 드레인영역을 갖는 반도체 기판 상에 터널링 절연막과 칼코제나이드계 화합물 박막으로 이루어진 전하트랩층을 차례로 구비한다. 그리고 전하트랩층 상에 블로킹 절연막과 콘트롤 게이트를 차례로 구비한다. 본 발명에 따른 전하트랩 플래시 기억소자 제조방법에서는 반도체 기판 상에 터널링 절연막을 형성하고 터널링 절연막 상에 전하트랩층으로서 칼코제나이드계 화합물 박막을 형성한다. 그리고 전하트랩층 상에 블로킹 절연막을 형성한 후 블로킹 절연막 상에 콘트롤 게이트를 형성한다. 본 발명에 따르면, 전하트랩층으로 실리콘 질화막보다 트랩의 밀도가 높고, 벌크 내부에 안정된 트랩을 함유하고 있는 칼코제나이드계 화합물을 사용함으로써 데이터 유지 기능 특성을 향상시킬 수 있다.
CTF, SONOS, GST, 전하트랩층, 플래시 기억소자

公开(公告)号：KR100976424B1

公开(公告)日：2010-08-17

申请号：KR1020080023843

申请日：2008-03-14

Applicant: 재단법인서울대학교산학협력재단

Inventor： 황철성

IPC: H01L27/115 ,  H01L21/8247

Abstract: 저항변화기록소자에 이용되는 스위칭 다이오드 및 이를 이용한 저항변화기록소자와 저항변화 랜덤 액세스 메모리가 개시된다. 본 발명에 따른 저항변화기록소자는 저항변화특성을 나타내는 메모리 소자와 스위칭 다이오드가 직렬로 연결된다. 그리고 메모리 소자는 전기적 신호에 의해 전기저항이 변하는 물질로 이루어진 저항변화층과 저항변화층의 일측면에 접촉되게 형성되며 전도성 물질로 이루어진 제1전도층과 저항변화층의 타측면에 접촉되게 형성되며 전도성 물질로 이루어진 제2전도층을 구비한다. 그리고 스위칭 다이오드는 반도체 물질로 이루어진 반도체층과 반도체층의 일면과 접촉되게 형성되어 반도체층과 쇼트키 접합을 이루며 전도성 물질로 이루어진 쇼트키 접합층과 반도체층의 타면과 접촉되게 형성되어 반도체층과 오믹 접합을 이루며 전도성 물질로 이루어진 오믹 접합층을 구비한다. 본 발명에 따른 저항변화기록소자는 쇼트키 타입의 스위칭 다이오드를 이용하므로 순방향 전류와 역방향 전류의 비가 크게 된다. 또한 낮은 판독전압에서도 온/오프(on/off) 전류비가 크게 되어 저항변화기록소자에 기록된 정보를 작은 전력으로도 명확하게 판독할 수 있다.

公开(公告)号：KR100686688B1

公开(公告)日：2007-02-27

申请号：KR1020050114187

申请日：2005-11-28

Applicant: 재단법인서울대학교산학협력재단

Inventor： 정재학 ,  최재호 ,  최강준 ,  이진욱 ,  황철성

IPC: H01L27/108

Abstract: A method for forming a ruthenium thin film is provided to enhance a step coverage and adherence thereof and minimize dependency of deposition characteristic due to variation of a base layer by forming a metal-halogen absorbing layer prior to formation of the ruthenium thin film. A semiconductor substrate is loaded in a reaction chamber(S1), and a metal-halogen compound absorbing layer is formed on the substrate(S2). A ruthenium thin film is formed on the absorbing layer(S3). The step of forming the absorbing layer includes supplying a metal-halogen compound into the reaction chamber to deposit the compound on the substrate, and discharging the residue of the metal-halogen compound from the reaction chamber. The step of forming the absorbing layer is repeated at least one time.

Abstract translation: 提供形成钌薄膜的方法以增强台阶覆盖率和其附着力，并且通过在形成钌薄膜之前形成金属卤素吸收层而使由于基底层的变化引起的沉积特性的依赖性最小化。 将半导体衬底装载到反应室（S1）中，并且在衬底上形成金属 - 卤素化合物吸收层（S2）。 在吸收层上形成钌薄膜（S3）。 形成吸收层的步骤包括将金属卤素化合物供应到反应室中以将化合物沉积在基板上，并且从反应室排出金属卤素化合物的残余物。 形成吸收层的步骤至少重复一次。