公开(公告)号：KR100404318B1

公开(公告)日：2003-11-01

申请号：KR1020000081962

申请日：2000-12-26

Applicant: 한국전자통신연구원

Inventor： 신동범 ,  김기민 ,  이형섭 ,  이형호

IPC: G06F13/00

Abstract: PURPOSE: A processor board duplication system, and duplicated data reading and writing method is provided to arrange a FIFO(First Input First Output) memory logic at an active side board and a FIFO memory at a standby side board for duplicating data process between the two boards so that it can enhance a reliability and an availability of an overall system. CONSTITUTION: The system comprises an active side board(401) and a standby side board(410). The active side board(401) includes the first FIFO controller(403), the first processor(402), a buffer 1(404), the first FIFO, and a shared bus(405). The standby side board(410) includes the second processor(408), the second FIFO controller(407), the second FIFO(406), a buffer 2. The first FIFO controller(403) detects states(/FF2, /HF2) of the second FIFO(406). If the data can be transmitted as a result of the detection, the first processor(402) reads the data from a main memory, and stores the data at the second FIFO(406) via the shared bus(405). At this time, the active side board uses the data in a burst node in the case that the duplicated data fills in less than half of the FIFO memory when the first processor(402) checks the /HF signal. In the case that the duplicated data fills in more than half of the FIFO memory, the first processor(402) periodically reads the /FF signal, and writes the duplicated data by 1 byte. The second processor(408) enables the second FIFO controller(407) to check if duplicated data exists at the second FIFO(406). The data of the second FIFO(406), if it exists, is copied at the main memory of the standby side board(410). The second processor(408) periodically reads the /EF signal. The standby board reads the data in a burst node by using the /HF signal as an interrupt in the case that the duplicated data fills in more than half of the FIFO memory. In the case that the duplicated data fills in less than half of the FIFO memory, the CPU of the standby side board periodically reads the /EF signal, and reads the duplicated data.

Abstract translation: 目的：提供一种处理器板复制系统和复制数据读写方法，用于在有源侧板上布置FIFO（第一输入第一输出）存储器逻辑和在备用侧板上布置FIFO存储器，用于在两者之间复制数据处理 这样可以提高整个系统的可靠性和可用性。 构成：该系统包括有源侧板（401）和备用侧板（410）。 主动侧板（401）包括第一FIFO控制器（403），第一处理器（402），缓冲器1（404），第一FIFO和共享总线（405）。 备用侧板410包括第二处理器408，第二FIFO控制器407，第二FIFO 406，缓冲器2.第一FIFO控制器403检测状态（/ FF2，/ HF2） 的第二FIFO（406）。 如果作为检测结果可以传输数据，则第一处理器（402）从主存储器读取数据，并且经由共享总线（405）将数据存储在第二FIFO（406）处。 此时，当第一处理器（402）检查/ HF信号时，复制数据填入少于FIFO存储器的一半时，有源侧板使用突发节点中的数据。 在复制数据填满FIFO存储器的一半以上的情况下，第一处理器（402）周期性地读取/ FF信号，并且将复制的数据写入1字节。 第二处理器（408）使得第二FIFO控制器（407）能够检查第二FIFO（406）处是否存在重复数据。 第二FIFO（406）的数据（如果存在）被复制到备用侧板（410）的主存储器中。 第二处理器（408）周期性地读取/ EF信号。 如果重复数据填满了超过一半的FIFO内存，备用板通过使用/ HF信号作为中断来读取突发节点中的数据。 如果重复数据填入FIFO存储器的一半以内，备用侧板的CPU周期性地读取/ EF信号，并读取重复的数据。

公开(公告)号：KR1020010063670A

公开(公告)日：2001-07-09

申请号：KR1019990061250

申请日：1999-12-23

Applicant: 한국전자통신연구원

Inventor： 김기민 ,  도한철 ,  이형호 ,  이승수

IPC: H04L7/033

Abstract: PURPOSE: An apparatus for synchronizing a data stream received with two phase input clocks with a transmission clock is provided which synchronizes a 125MHz data stream synchronized with two reception clocks with 125MHz transmission clock to make a new data stream and controls circuits of a transceiver with the transmission clock. CONSTITUTION: A synchronizing apparatus includes a data stream divider(41) for synchronizing a data stream received from a physical medium with the first reception clock and the second reception clock that is the inversion state of the first reception clock to divide the data stream into two data streams. The synchronizing apparatus further has a data stream selector(42) for synchronizing the two data streams using a transmission clock asynchronous with the first and second reception clocks to generate two data streams, and a combiner(43) for combining the two data streams to transmit the data stream synchronized with the transmission clock.

Abstract translation: 目的：提供一种用于将具有两个相位输入时钟的数据流与传输时钟同步的装置，其将与125MHz传输时钟的两个接收时钟同步的125MHz数据流同步以产生新的数据流，并且控制收发器的电路 传输时钟。 构成：同步装置包括用于使从物理介质接收的数据流与第一接收时钟同步的数据流分配器（41）和作为第一接收时钟的反转状态的第二接收时钟，以将数据流划分为两个 数据流。 同步装置还具有数据流选择器（42），用于使用与第一和第二接收时钟异步的传输时钟同步两个数据流以产生两个数据流;以及组合器（43），用于组合两个数据流以传输 数据流与传输时钟同步。

公开(公告)号：KR100378593B1

公开(公告)日：2003-03-31

申请号：KR1020000077639

申请日：2000-12-18

Applicant: 한국전자통신연구원

Inventor： 이상우 ,  김기민 ,  이형섭 ,  이형호

IPC: G06F1/00

Abstract: PURPOSE: A duplex switch board and a duplexing method are provided to decrease a power consumption being generated in a non-activated switch board by minimizing a system clock being supplied in the non-activated switch board using a system clock control unit in each dual switch board. CONSTITUTION: I/O bus interface units, switch units, control units, and system clock control units are connected to an I/O bus. Processor interface units are connected to a processor bus. The system clock control unit includes the below elements. A control status sensing unit(310) senses a status of a control unit and creates a value corresponded to a switch mode. An external processor status sensing unit(320) checks a status of an external processor and creates a value corresponded to the switch mode. A system clock unit(340) creates a clock in accordance with the value created through the control status sensing unit(310) and the external processor status sensing unit(320). A system clock control device(330) controls the clock of a switch board independently using values received from the control status sensing unit(310) and the external processor status sensing unit(320) and the clock received from the system clock unit(340).

Abstract translation: 目的：提供一种双工交换板和双工方法，用于通过在每个双交换机中使用系统时钟控制单元来最小化在未激活的交换板中提供的系统时钟来减少在非激活的交换板中产生的功率消耗 板。 构成：I / O总线接口单元，开关单元，控制单元和系统时钟控制单元连接到I / O总线。 处理器接口单元连接到处理器总线。 系统时钟控制单元包含以下元素。 控制状态感测单元（310）感测控制单元的状态并创建与开关模式相对应的值。 外部处理器状态感测单元（320）检查外部处理器的状态并创建与开关模式相对应的值。 系统时钟单元（340）根据通过控制状态感测单元（310）和外部处理器状态感测单元（320）创建的值创建时钟。 系统时钟控制设备（330）使用从控制状态感测单元（310）和外部处理器状态感测单元（320）接收的值以及从系统时钟单元（340）接收的时钟独立地控制开关板的时钟。 。

公开(公告)号：KR1020020048502A

公开(公告)日：2002-06-24

申请号：KR1020000077639

申请日：2000-12-18

Applicant: 한국전자통신연구원

Inventor： 이상우 ,  김기민 ,  이형섭 ,  이형호

IPC: G06F1/00

Abstract: PURPOSE: A duplex switch board and a duplexing method are provided to decrease a power consumption being generated in a non-activated switch board by minimizing a system clock being supplied in the non-activated switch board using a system clock control unit in each dual switch board. CONSTITUTION: I/O bus interface units, switch units, control units, and system clock control units are connected to an I/O bus. Processor interface units are connected to a processor bus. The system clock control unit includes the below elements. A control status sensing unit(310) senses a status of a control unit and creates a value corresponded to a switch mode. An external processor status sensing unit(320) checks a status of an external processor and creates a value corresponded to the switch mode. A system clock unit(340) creates a clock in accordance with the value created through the control status sensing unit(310) and the external processor status sensing unit(320). A system clock control device(330) controls the clock of a switch board independently using values received from the control status sensing unit(310) and the external processor status sensing unit(320) and the clock received from the system clock unit(340).

Abstract translation: 目的：提供双工交换板和双工方法，以通过使用每个双开关中的系统时钟控制单元最小化在未激活的交换板中提供的系统时钟来减少在未激活的交换板中产生的功耗 板。 规定：I / O总线接口单元，开关单元，控制单元和系统时钟控制单元连接到I / O总线。 处理器接口单元连接到处理器总线。 系统时钟控制单元包括以下元件。 控制状态检测单元（310）感测控制单元的状态并创建与开关模式对应的值。 外部处理器状态感测单元（320）检查外部处理器的状态并创建与切换模式对应的值。 系统时钟单元（340）根据通过控制状态感测单元（310）和外部处理器状态感测单元（320）创建的值创建时钟。 系统时钟控制装置（330）使用从控制状态感测单元（310）和外部处理器状态感测单元（320）接收的值和从系统时钟单元（340）接收的时钟独立地控制开关板的时钟， 。

公开(公告)号：KR100317126B1

公开(公告)日：2001-12-24

申请号：KR1019990062449

申请日：1999-12-27

Applicant: 한국전자통신연구원

Inventor： 도한철 ,  이형호 ,  안석순 ,  김기민

IPC: H04L12/28

Abstract: 본발명은네트워크기술에서이더넷기반의패킷포워딩에관한것으로특히, 기가비트속도의트래픽을만족하는빠른 3계층포워딩을구현하기위해 3계층포워딩엔진을기가비트이더넷매체제어기(Media Access Controller) 내부에실장함으로써지연및 처리시간을최대한없애고이중경로(2-way path) 방식의효율적인 3계층포워딩엔진구조를사용하여메시지트래픽의분산처리를통한기가비트속도의밴드폭을보장하도록하는이중경로방식의 3계층포워딩엔진을갖는기가비트이더넷구조를제공한다. 또한 MAC 내부에기가비트속도의 MAC 프로토콜과 3계층포워딩을구현함으로써기존의분리된 MAC과포워딩엔진장치가갖고있는시간지연요인(Lateny)을없애고기가비트대역폭을보장하는속도로전송이이루어지게된다.

公开(公告)号：KR100135013B1

公开(公告)日：1998-05-15

申请号：KR1019940036357

申请日：1994-12-23

Applicant: 한국전자통신연구원

Inventor： 류득수 ,  신동진 ,  장문수 ,  홍재환 ,  김기민 ,  강동균 ,  이재호

IPC: G06F15/00

Abstract: 본 발명은, 내부의 상위프로세서가 고속으로 처리한 데이타를 외부의 PCM 경로에 실어주고, 이와 반대로 상위프로세서가 PCM 경로에서 수신된 데이타를 고속으로 처리하기 위하여, 다수의 전용프로세서는 상위 프로세서의 기능을 분담할 뿐만 아니라 PCM경로로 통신기능을 수행하며, 중재프로세서는 상위프로세서와 전용프로세서 사이의 통신기능을 수행케 하는 PCM 경로의 다중채녈 데이터 처리를 위한 병행처리구조에 관한 것이다.
본 발명은 기능수행의 부하는 매우 크지만(30∼40 mega-instructions per second) 각 기능끼리의 주고 받는 전송데이타가 상당히 적을 때(8 kbps 이하), 상기의 두 기능을 동시에 경제성있게 구현하는 효과가 있다.

公开(公告)号：KR1019970004492A

公开(公告)日：1997-01-29

申请号：KR1019950015742

申请日：1995-06-14

Applicant: 한국전자통신연구원

Inventor： 김기민 ,  강동균 ,  류득수 ,  신동진

IPC: H04L29/06 ,  H04L29/10

Abstract: 본 발명은 공중이동통신망 내의 제어국에 필요한 기능 중 음성부호화 방식을 상호 변환시키면서 복수개의 채널을 정합시켜 주는 회로에 관한 것으로서, 그 특징은 상기 중앙제어수단과 전용처리수단들이 데이터를 서로 전송할 때에 데이터의 전송의 매개체가 되어 원활한 데이터의 전송을 수행하게 하는 전송매개수단과, 입력된 제어 신호에 따라 상기 전용처리수단들 중에서 어느 하나를 선택하여 상기 전송매개수단과의 신호 및 데이터의 전송경로를 형성시키는 멀티채널경로정합수단과, 상기 중앙제어수단과 상기 전송매개수단 사이에 형성되어 있는 제1데이터 버스에 실린 신호의 일부와, 상기 중앙 제어수단과 상기 전송매개수단 사이에 형성되어 있는 제1어드레스 버스에 실린 신호의 일부와, 상기 중앙제어수단에서 공급하는 입출력제어신호를 입력받아 그것을 디코딩하여 해당 전용처리수단을 지정하는 상기 제어신호를 상기 멀티채널경로정합수단의 입력단에 출력하는 채널경로제어수단으로 구성되는 데에 있으며, 그 효과는 시스템 설계시 어드레스 버스와 데이터 버스를 EPLD에 집적시켜 구현할 수 있으므로 전력 소모를 줄일 수 있을 뿐만 아니라 추후에 유지 보수가 쉽고 다수의 채널이 하나의 공유 메모리만을 사용하므로 자원이 효율적으로 사용되며 보드의 수량이 줄어 생산 단가가 저렴해지며 자원의 효율적 이용도가 높아진다는 데에 있다.

公开(公告)号：KR1020020053956A

公开(公告)日：2002-07-06

申请号：KR1020000081962

申请日：2000-12-26

Applicant: 한국전자통신연구원

Inventor： 신동범 ,  김기민 ,  이형섭 ,  이형호

IPC: G06F13/00

Abstract: PURPOSE: A processor board duplication system, and duplicated data reading and writing method is provided to arrange a FIFO(First Input First Output) memory logic at an active side board and a FIFO memory at a standby side board for duplicating data process between the two boards so that it can enhance a reliability and an availability of an overall system. CONSTITUTION: The system comprises an active side board(401) and a standby side board(410). The active side board(401) includes the first FIFO controller(403), the first processor(402), a buffer 1(404), the first FIFO, and a shared bus(405). The standby side board(410) includes the second processor(408), the second FIFO controller(407), the second FIFO(406), a buffer 2. The first FIFO controller(403) detects states(/FF2, /HF2) of the second FIFO(406). If the data can be transmitted as a result of the detection, the first processor(402) reads the data from a main memory, and stores the data at the second FIFO(406) via the shared bus(405). At this time, the active side board uses the data in a burst node in the case that the duplicated data fills in less than half of the FIFO memory when the first processor(402) checks the /HF signal. In the case that the duplicated data fills in more than half of the FIFO memory, the first processor(402) periodically reads the /FF signal, and writes the duplicated data by 1 byte. The second processor(408) enables the second FIFO controller(407) to check if duplicated data exists at the second FIFO(406). The data of the second FIFO(406), if it exists, is copied at the main memory of the standby side board(410). The second processor(408) periodically reads the /EF signal. The standby board reads the data in a burst node by using the /HF signal as an interrupt in the case that the duplicated data fills in more than half of the FIFO memory. In the case that the duplicated data fills in less than half of the FIFO memory, the CPU of the standby side board periodically reads the /EF signal, and reads the duplicated data.

Abstract translation: 目的：提供处理器板复制系统，并提供复制数据读写方法，以在主动侧板上设置FIFO（第一输入第一输出）存储器逻辑和备用侧板上的FIFO存储器，以复制两者之间的数据处理 板可以提高整体系统的可靠性和可用性。 构成：该系统包括主动侧板（401）和备用侧板（410）。 主动侧板（401）包括第一FIFO控制器（403），第一处理器（402），缓冲器1（404），第一FIFO和共享总线（405）。 备用侧板（410）包括第二处理器（408），第二FIFO控制器（407），第二FIFO（406），缓冲器2.第一FIFO控制器（403）检测状态（/ FF2，/ HF2） 的第二FIFO（406）。 如果作为检测的结果可以发送数据，则第一处理器（402）从主存储器读取数据，并且经由共享总线（405）将数据存储在第二FIFO（406）。 此时，当第一处理器（402）检查/ HF信号时，当复制数据填充少于FIFO存储器的一半时，主动侧板使用突发节点中的数据。 在复制的数据填充超过一半的FIFO存储器的情况下，第一处理器（402）周期性地读取/ FF信号，并将复制的数据写入1字节。 第二处理器（408）使得第二FIFO控制器（407）能够检查在第二FIFO（406）是否存在复制的数据。 第二FIFO（406）的数据（如果存在）被复制在备用侧板（410）的主存储器处。 第二处理器（408）周期性地读取/ EF信号。 在复制数据填充超过一半的FIFO存储器的情况下，备用板通过使用/ HF信号作为中断来读取突发节点中的数据。 在复制数据填满少于一半FIFO存储器的情况下，待机侧板的CPU周期性地读取/ EF信号，并读取重复的数据。

公开(公告)号：KR1020010058233A

公开(公告)日：2001-07-05

申请号：KR1019990062449

申请日：1999-12-27

Applicant: 한국전자통신연구원

Inventor： 도한철 ,  이형호 ,  안석순 ,  김기민

IPC: H04L12/28

CPC classification number: H04L45/66 ,  H04L45/74

Abstract: PURPOSE: A structure of a giga-bit Ethernet having a three-layer forwarding engine with a two-way type is provided to guarantee a bandwidth of giga-bit speed, by putting a forwarding engine between a MAC(Media Access Controller) layer protocol and a FIFO register, in order to directly route a packet inputted to a MAC and forward the packet to the FIFO register. CONSTITUTION: A physical coding sub-layer(21) processes a line coding operation. A giga-bit Ethernet MAC part(22) generates and detects MAC protocol data. A three-layer IP(Internet Protocol) forwarding engine part(23) detects and forwards a three-layer IP. A processor(25) processes messages such as ICMP(Internet Control Message Protocol) and an ARP(Address Resolution Protocol). A MAC FIFO control logic part(24) stores a protocol message by arbitrating priority of a high-speed path. A clock and test connection part(27) supplies a system clock. A processor connection part(26) includes a register a counter which manage network information, and makes connection to a processor.

Abstract translation: 目的：提供具有双向类型的三层转发引擎的千兆位以太网的结构，以通过将转发引擎放在MAC（媒体访问控制器）层协议之间来保证千兆位速度的带宽 和FIFO寄存器，以便直接路由输入到MAC的分组，并将分组转发到FIFO寄存器。 构成：物理编码子层（21）处理行编码操作。 千兆以太网MAC部分（22）生成并检测MAC协议数据。 三层IP（Internet Protocol）转发引擎部分（23）检测并转发三层IP。 处理器（25）处理诸如ICMP（因特网控制消息协议）和ARP（地址解析协议）的消息。 MAC FIFO控制逻辑部分（24）通过仲裁高速路径的优先级来存储协议消息。 时钟和测试连接部分（27）提供系统时钟。 处理器连接部分（26）包括寄存器，其管理网络信息并且连接到处理器的计数器。

公开(公告)号：KR1019960025101A

公开(公告)日：1996-07-20

申请号：KR1019940036357

申请日：1994-12-23

Applicant: 한국전자통신연구원

Inventor： 류득수 ,  신동진 ,  장문수 ,  홍재환 ,  김기민 ,  강동균 ,  이재호

IPC: G06F15/00

Abstract: 본 발명은, 내부의 상위프로세서가 고속으로 처리한 데이타를 외부의 PCM 경로에 실어주고, 이와 반대로 상위프로세서가 PCM 경로에서 수신된 데이타를 고속으로 처리하기 위하여, 다수의 전용프로세서는 상위 프로세서의 기능을 분담할 뿐맡 아니라 PCM 경로로 통신기능을 수행하며, 중재프로세서는 상위프로세서와 전용프로세서 사이의 통신기능을 수행케하는 PCM 경로의 다중채널 데이터 처리를 위한 병립처리구조에 관한 것이다.
본 발명은 기능수행의 부하는 매우 크지만 (30~40 mega-instructions per second) 각 기능끼리의 주고 받는 전송데이타가 상당히 적을 때 (8 Kbps 이하), 상기의 두 기능을 동시에 경제성 있게 구현하는 효과가 있다.