公开(公告)号：KR1019920009095B1

公开(公告)日：1992-10-13

申请号：KR1019890019680

申请日：1989-12-27

Applicant: 한국전자통신연구원

Inventor： 신상석 ,  윤남영 ,  윤석한 ,  오길록

IPC: G06F11/16

Abstract: The circuit is for preventing the malfunction of an IOP (input/ output processor) by maintaining the waveform of CTTL signal undistorted even when an IOP is in slave mode of a MFB (main frame bus). Prevention is achieved by letting D-flipflop generate GO signal and FIN signal having pulses of more than 100ns width and letting a programmable logic array (PLA) detect the pulses precisely. The circuit is composed of a programmable logic array (PLA;16), 1st D-flipflop (18) for receiving a slave mode selecting signal (SLVADR) from the PLA (16) and sending it out, and four D-flipflops.

Abstract translation: 该电路是为了防止IOP（输入/输出处理器）的故障，即使当IOP处于MFB（主帧总线）的从属模式时，仍保持CTTL信号的波形不失真。 通过使D触发器产生具有大于100ns宽度的脉冲的GO信号和FIN信号并使可编程逻辑阵列（PLA）精确地检测脉冲来实现预防。 该电路由可编程逻辑阵列（PLA; 16），第一D触发器（18）组成，用于从PLA（16）接收从机模式选择信号（SLVADR）发送出去，并发送四个D触发器。

公开(公告)号：KR1019910012918A

公开(公告)日：1991-08-08

申请号：KR1019890019168

申请日：1989-12-21

Applicant: 한국전자통신연구원

Inventor： 박광윤 ,  김윤성 ,  이원용 ,  황덕문 ,  김정녀 ,  윤남영 ,  문남수 ,  윤석한 ,  임영환 ,  배일성 ,  오길록

IPC: G06F11/00

Abstract: 내용 없음.

公开(公告)号：KR100058716B1

公开(公告)日：1993-01-25

申请号：KR1019890019680

申请日：1989-12-27

Applicant: 한국전자통신연구원

Inventor： 신상석 ,  윤남영 ,  윤석한 ,  오길록

IPC: G06F11/16

公开(公告)号：KR1019910012921A

公开(公告)日：1991-08-08

申请号：KR1019890019680

申请日：1989-12-27

Applicant: 한국전자통신연구원

Inventor： 신상석 ,  윤남영 ,  윤석한 ,  오길록

IPC: G06F11/16

Abstract: 내용 없음.