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公开(公告)号：KR100205055B1
公开(公告)日：1999-06-15
申请号：KR1019960041618
申请日：1996-09-23
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: 본 발명은 메시지 전달 방식의 병렬 컴퓨터 시스템에서 상호 연결망을 통하여 노드간 긴급메시지 전송을 수행하기 위해 송신 연결망 인터페이스에서의 긴급메시지 송신 제어방법에 관한 것으로서, 긴급메시지 송신 제어부는 프로세서로부터 전송 의뢰된 긴급메시지를 출력 포트를 통해 송신하는 일련의 송신 과정을 제어하고, 지역버스 제어부와 긴급메시지 버퍼 및 출력포트 제어부에 연결되어 있으며, 긴급 메시지 송신 제어를 위해 긴급메시지 제어 레지스터와 긴급메시지 전송정보 레지스터를 가지고 있다.
상기의 긴급메시지 제어 레지스터(ECR)는 긴급메시지 송신을 제어하는 8비트 레지스터로서, 긴급메시지 송신을 위한 제어정보를 포함하며, 긴급메시지 전송정보 레지스터(ETIR)는 송신하고자 하는 긴급메시지의 맨앞 4 바이트를 긴급메시지 버퍼로부터 읽어와 필요한 부분만을 저장하고 있는 32비트 레지스터로서, 긴급메시지 전송정보를 포함하고, 긴급메시지 송신 제어부는 초기화 상태가 되고 난 후, 긴급 메시지 제어 레지스터(ECR)를 검사하여 긴급메시지 버퍼에 전송할 긴급메시지가 있는지를 확인하고, 전송할 긴급메시지가 있으면 긴급 메시지 버퍼로부터 긴급메시지 전송을 읽어와 긴급메시지 전송정보 레지스터에 저장하고 긴급메시지 송신을 개시하며, 출력포트 제어기를 통하여 긴급메시지 전송이 완료되면, 긴급메시지 송신 제어부는 긴급메� �지 제어 레지스터의 제어정보를 수정한 후 새로운 긴급메시지 송신요구를 기다린다.-
公开(公告)号：KR100198789B1
公开(公告)日：1999-06-15
申请号：KR1019960065750
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: H04L12/851 , H04L12/803
Abstract: 본 발명은 연결망 인터 페이스 제어기에 관한 것으로, 버퍼에 저장되는 짧은 길이의 메시지를 CPU에 의하여 읽히거나 메모리로 옮기고 긴 길이의 메시지는 DMA방식을 사용하여 CPU의 도움없이 지정된 어드레스의 메모리에 직접 저장하는 두가지의 방식을 모두 제공하여 짧은 길이의 메시지에 대하여 긴급한 CPU서비스를 보장 받을 수 있고, 긴 메시지에 대하여 CPU 부하를 줄일 수 있는 수신 연결망 인터페이스의 구조가 제시된다.
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公开(公告)号：KR100169248B1
公开(公告)日：1999-02-01
申请号：KR1019960029904
申请日：1996-07-24
Applicant: 한국전자통신연구원
IPC: H04L12/56
CPC classification number: H04L49/901 , H04L47/50 , H04L49/90
Abstract: 본 발명은 메시지 전달 방식의 병렬 컴퓨터 시스넴의 구조적 특성을 최대한 반영하여 효율적인 메시지 전송을 지원하고 메시지 전송 속도를 극대화할 수 있는 전용의 하드웨어를 구성하여 메시지 송신을 위한 소프트웨어 및 하드웨어의 부담을 최소화할 수 있고 메시지의 특성에 따라 메시지 전송 방식을 선택할 수 있는 유연성과 높은 확장성을 제공하는 패킷 상호 연결망에서의 메시지 송신 장치 및 메시지 송신 제어 방법이 개시된다.
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公开(公告)号：KR100150069B1
公开(公告)日：1998-10-15
申请号：KR1019950039676
申请日：1995-11-03
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 멀티프로세서 시스템에서의 잠금 보장 및 캐쉬 일치성 보장장치에 관한 것으로서, 그 특징은 멀티프로세서 시스템에서의 잠금 보장 및 캐쉬 일치성 보장장치에 있어서, 버스 클럭에 따라 자신이 현재 버스 상에 수행중인 잠금 어드레스를 버스로부터 저장하였다가 출력하는 제 1 내지 제 2 래치수단과, 상기 제 1 래치수단의 출력값과 현재 버스 상에 수행중인 상기 잠금 어드레스 값을 입력받아 이들을 비교하여 같은지 아닌지를 나타내는 제 1 래치 정합신호를 출력하는 제 1 래치 비교수단과, 상기 제 2 래치수단의 출력 값과 현재 버스 상에 수행중인 상기 잠금 어드레스 값을 입력받아 이들을 비교하여 같은지 아닌지를 나타내는 제 2 래치 정합신호를 출력하는 제 2 래치 비교수단과, 버스 상에 진행중인 사이클을 요청한 프로세서 모듈의 식� �자인 소스 식별자와 자신의 고유 식별자인 자기 식별자를 비교하여 같은지 다른지를 나타내는 식별자 정합신호를 출력하는 식별자 비교 수단과, 버스 상에 진행 중인 사이클의 타입이 잠금 관련 타입인지 아닌지의 여부를 검사하여 캐쉬 관련 사이클임을 나타내는 전송형태 캐쉬신호와잠금 읽기 관련 사이클임을 나타내는 인터로크 읽기 신호와 잠금 쓰기 관련 사이클임을 나타내는 인터로크 쓰기 신호를 출력하는 전송형태 비교수단과, 상기 식별자 정합신호와 상기 인터로크 읽기 신호와 상기 인터로크 쓰기 신호와 메모리 모듈의 상태를 나타내는 메모리 응답신호와 프로세서 모듈의 상태를 나타내어 스누핑의 성공여부를 나타내는 프로세서 스누프 비응답신호와 버스 상에서 진행 중인 자신의 사이클이 성공적으로 끝났음을 나타내는 버스 허가신 호와 버스 상에서 진행이 성공적으로 끝나지 못하고 사이클이 취소됨을 나타내는 중단신호와 상기 버스클럭을 입력받아 제 1 요청신호와 제 2 요청신호를 출력하는 제어 수단과, 상기 제 1 요청신호와 상기 버스 클럭을 입력받아 현재 잠금 사이클이 진행중임을 나타내는 제 1 잠금 진생신호를 출력하는 제 1 잠금 통보수단과, 상기 제 2 요청신호와 상기 버스 클럭을 입력받아 현재 잠금 관련 사이클이 진행중임을 나타내는 제 2 잠금 진행신호를 출력하는 제 2 잠금 통보수단 및 상기 제 1 잠금 진행신호와 상기 제 2 잠금 진행신호와 상기 제 1 래치 정합신호와 상기 제 2 래치 정합신호와 상기 전송형태 캐쉬신호를 입력받아 스누핑 허용을 금지하는 프로세서 스누프 비응답신호 출력하는 프로세서 스누프 비응답신호 발생수단을 포함하는 데에 있으므로, � � 효과는 상태 천이도를 이용하여 논리회로를 구성하여 논리회로가 매우 단순하다는 데에 있다.
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公开(公告)号：KR1019980047275A
公开(公告)日：1998-09-15
申请号：KR1019960065751
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: 본 발명은 수신 연결망 인터페이스에 메시지가 수신된 후 그것을 CPU에게 알리기 위한 인터페이스 회로로서, 인터럽트와 폴링을 프로그램으로 선택할 수 있도록 한 개의 레지스터에 구현하고, 그것을 프로그램을 통하여 선택할 수 있도록 함으로써, 일반적인 메시지 처리 뿐만 아니라 긴급하게 메시지 처리를 요하는 실시간 환경에서도 사용할 수 있도록 한 메시지 수신 레지스터에 관해 제시된다.
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Patent Agency Ranking
公开(公告)号：KR1019980022445A
公开(公告)日：1998-07-06
申请号：KR1019960041618
申请日：1996-09-23
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: 본 발명은 메시지 전달 방식의 병렬 컴퓨터 시스템에서 상호 연결망을 통하여 노드간 긴급 메시지 전송을 수행하기 위해 송신 연결망 인터페이스에서의 긴급 메시지 송신 제어 방법에 관한 것으로서, 긴급 메시지 송신 제어부는 프로세서로 부터 전송 의뢰된 긴급 메시지를 출력 포트를 통해 송신하는 일련의 송신 과정을 제어하고, 지역 버스 제어부와 긴급 메시지 버퍼 및 출력 포트 제어부에 연결되어 있으며, 긴급 메시지 송신 제어를 위해 긴급 메시지 제어 레지스터와 긴급 메시지 전송 정보 제지스터를 가지고 있다.
상기의 긴급 메시지 제어 레지스터(ECR)는 긴급 메시지 송신을 제어하는 8비트 레지스터로서, 긴급 메시지 송신을 위한 제어 정보를 포함하며, 긴급 메시지 전송 정보 레지스터(ETIR)는 송신하고자 하는 긴급 메시지의 맨앞 4바이트를 긴급 메시지 버퍼로부터 읽어와 필요한 부분만을 저장하고 있는 32비트 레지스터로서, 긴급 메시지 전송 정보를 포함하고, 긴급 메시지 송신 제어부는 초기화 상태가 되고 난 후, 긴급 메시지 제어 레지스(ECR)를 검사하여 긴급 메시지 버퍼에 전송할 긴급 메시지가 있는지를 확인하고, 전송할 긴급 메시지가 있으면 긴급 메시지 버퍼로부터 긴급 메시지 전송을 읽어와 긴급 메시지 전송 정보 레지스터에 저장하고 긴급 메시지 송신을 개시하며, 출력 포트 제어기를 통하여 긴급 메시지 전송이 완료되면, 긴급 메시지 송신 제어� ��는 긴급 메시지 제어 레지스터의 제어 정보를 수정한 후 새로운 긴급 메시지 송신 요구를 기다린다.-
公开(公告)号：KR1019970029118A
公开(公告)日：1997-06-26
申请号：KR1019950039676
申请日：1995-11-03
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 멀티프로세서 시스템에서 잠금 보장 및 캐쉬 일치성 보장장치에 관한 것으로서, 그 특징은 멀티프로세서 시스템에서의 잠금 보장 및 캐쉬 일치성 보장장치에 있어서, 버스 클럭에 따라 자신이 현재 버스 상에 수행 중인 잠금 어드레스를 버스로부터 저장하였다가 출력하는 제1 내지 제2래치수단과, 상기 제1래치수단의 출력값과 현재 버스 상에 수행중인 상기 잠금 어드레스 값을 입력받아 이들을 비교하여 같은지 아닌지를 나타내는 제1래치 정합신호를 출력하는 제1래치 비교수단과, 상기 제2래치수단의 출력값과 현재 버스 상에 수행중인 상기 잠금 어드레스 값을 입력받아 이들을 비교하여 같은지 아닌지를 나타내는 제2래치 정합신호를 출력하는 제2래치 비교수단과, 버스 상에 진행중인 사이클을 요청한 프로세서 모듈의 식별자인 소스 식 별자와 자신의 고유 식별자인 자기 식별자를 비교하여 같은지 다른지를 나타내는 식별자 정합신호를 출력하는 식별자 비교 수단과, 버스 상에 진행 중인 사이클의 타입이 잠금 관련 타입인지 아닌지의 여부를 검사하여 캐쉬 관련 사이클임을 나타내는 전송형태 캐쉬신호와 잠금 읽기 관련 시이클임을 나타내는 인터로크 읽기 신호와 잠금 쓰기 관련 사이클임을 나타내는 인터로크 쓰기 신호를 출력하는 전송형태 비교수단과, 상기 식별자 정합신호와 상기 인터로크 읽기 신호와 상기 인터로크 쓰기 신호와 메모리 모듈의 상태를 나타내는 메모리 응답신호와 프로세서 모듈의 상태를 나타내어 스누핑의 성공여부를 나타내는 프로세서 스누프 비응답신호와 버스 상에서 진행 중인 자신의 사이클이 성공적으로 끝났음을 나타내는 버스 허가신호와 버스 상 에서 진행이 성공적으로 끝나지 못하고 사이클이 취소됨을 나타내는 중단신호와 상기 버스클럭을 입력받아 제1요청신호와 제2요청신호를 출력하는 제어 수단과, 상기 제1요청신호와 상기 버스 클럭을 입력받아 현재 잠금 관련 사이클이 진행중임을 나타내는 제1잠금 진행신호를 출력하는 제1잠금 통보수단과, 상기 제2요청신호와 상기 버스 클럭을 입력받아 현재 잠금 관련 사이클이 진행중임을 나타내는 제2잠금 진행신호를 출력하는 제2잠금 통보수단 및 상기 제1잠금 진행신호와 상기 제2잠금 진행신호와 상기 제1래치 정합신호와 상기 제2래치 정합신호와 상기 전송형태 캐쉬신호를 입력받아 스누핑 허용을 금지하는 프로세서 스누피 비응답신호를 출력하는 프로세서 스누프 비응답신호 발생수단을 포함하는 데에 있으므로, 그 효과는 상태 천이도를 이용하여 논리회로를 구성하여 논리회로가 매우 단순하다는 데에 있다.
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公开(公告)号：KR1019960012358B1
公开(公告)日：1996-09-18
申请号：KR1019940024345
申请日：1994-09-27
Applicant: 한국전자통신연구원
IPC: G06F13/42
Abstract: The bus controller comprises a bus control means comprising more thant two bus control modules which are connected between each processor and a bus(1). The bus control module comprises: a first means(10) performing control operation for the double data transfer; a second means(20) receiving the signal driven on the bus or driving the signal to the bus; a third means(30) generating the transfer type for the bus transfer of the bus(1); and a forth means(40) comparing a destination identification signal(DI) with a geographic address signal(GA) and transferring a myid signal to the first means(10).
Abstract translation: 总线控制器包括总线控制装置，其包括连接在每个处理器和总线（1）之间的更多的两个总线控制模块。 总线控制模块包括：执行双重数据传送的控制操作的第一装置（10） 接收在总线上驱动的信号或将信号驱动到总线的第二装置（20）; 产生用于总线（1）的总线传送的传送类型的第三装置（30）; 以及将目的地识别信号（DI）与地理地址信号（GA）进行比较并将myid信号传送到第一装置（10）的第四装置（40）。
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公开(公告)号：KR1019920003267B1
公开(公告)日：1992-04-27
申请号：KR1019900002223
申请日：1990-02-22
Applicant: 한국전자통신연구원
IPC: G06F12/02
Abstract: The logic includes first, second and third counters (TCRA) (TCRB)(TCRC) for receiving various function signals through their input terminals (CET)(CP). A multiplexer (MUX) receives the output signals of the first and third counters (TCRA)(TCRC) to output trace contour selecting signals (TS0)(TS1). An OR gate (OR) receives a status selecting signal (MDS) and the trace contour selecting signals. First, second and third address counters (ACRA)(ACRB) (ACRC) receive various function signals through their input terminals (PE)(CP). The output signals of the first to third address counters output their output through their output terminals (Q0)-(Q3). Ultimately, memory address signals (TMA1)-(TMA11) are outputted through two buffers. The logic simplifies the constitution of the circuit.
Abstract translation: 该逻辑包括用于通过其输入端（CET）（CP）接收各种功能信号的第一，第二和第三计数器（TCRA）（TCRB）（TCRC）。 多路复用器（MUX）接收第一和第三计数器（TCRC）（TCRC）的输出信号以输出轨迹轮廓选择信号（TS0）（TS1）。 OR门（OR）接收状态选择信号（MDS）和跟踪轮廓选择信号。 首先，第二和第三地址计数器（ACRA）（ACRB）（ACRC）通过其输入端（PE）（CP）接收各种功能信号。 第一至第三地址计数器的输出信号通过其输出端（Q0） - （Q3）输出其输出。 最终，存储器地址信号（TMA1） - （TMA11）通过两个缓冲器输出。 该逻辑简化了电路的结构。
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