公开(公告)号：KR1019960020000A

公开(公告)日：1996-06-17

申请号：KR1019940032099

申请日：1994-11-30

Applicant: 한국전자통신연구원

Inventor： 한재덕 ,  조경록 ,  김대용

IPC: H03L7/00

Abstract: 본 발명은 직접 디지탈 합성기와 위상동기루프 주파수 합성기의 장점을 활용한 혼합형 주파수 합성기에 관한 것이다.
종래의 디지탈 주파수 합성기 구조에서 사인 룩업 테이블(Sine Lock-up Table)의 ROM, 디지탈-아날로그 변환기와 저역통과필터를 제거한 새로운 구조의 2진 입력 위상누적기를 사용하여 그 출력 펄스 파형을 수정 발진기 대신에 기준 주파수로 사용함으로서 기준 주파수의 가변을 용이하게 하며, 주파수 안정도를 높히고, 신호합성장치의 회로를 단순화시킴과 동시에 칩 크기를 크게 줄여 전력 소모와 동작 속도를 대폭 개선할 수 있다.

公开(公告)号：KR1019970062917A

公开(公告)日：1997-09-12

申请号：KR1019960003722

申请日：1996-02-15

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 최은창 ,  한재덕 ,  조경록

IPC: G06F12/08

Abstract: 본 발명은 저장 확인 기능을 갖는 지연에 무관한(delay insensitive) 비동기형 FIFO 장치에 관한 것으로서, 저장셀 인에이블 신호를 출력하여 입력 데이타가 저장되었음을 알리는 저장 확인 신호를 수신하면 제어 신호를 전단과 후단에 출력하는 다수의 제어수단(21); 입력된 데이타를 상기 제어 수단(21)의 저장셀 인에이블 신호에 의해 저장하여 출력하는 다수의 셀 저장 수단(22); 및 상기 셀 저장 수단(22)에 입력되는 데이타와 출력 데이타를 입력받고, 상기 제어 수단(21)의 저장셀 인에이블 신호를 입력받아 상기 셀 저장 수단(22)에 입력된 데이타의 저장 여부를 출력하는 다수의 저장 확인 신호 발생 수단(23)을 구비하여 셀 저장 수단(22)과 제어 수단(21)의 지연 문제를 극복하고, FIFO 장치에 일정 동안만 데이타를 억세스할 수 있는 인에이블 기능을 부여하여 인에이블 신호가 '하이' 상태 동안만 데이타를 억세스할 수 있도록 하여 입력되는 데이타를 부분적으로 선택할 수 있어 FIFO 장치의 동작 범위를 증대할 수 있는 효과가 있다.

公开(公告)号：KR100198922B1

公开(公告)日：1999-06-15

申请号：KR1019960003722

申请日：1996-02-15

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 최은창 ,  한재덕 ,  조경록

IPC: G06F12/08

Abstract: 본 발명은 저장 확인 기능을 갖는 지연에 무관한(delay insensitive) 비동기형 FIFO 장치에 관한 것으로서, 저장셀 인에이블 신호를 출력하여 입력 데이터가 저장되었음을 알리는 저장 확인 신호를 수신하면 제어신호를 전단과 후단에 출력하는 다수의 제어수단(21); 입력된 데이터를 상기 제어수단(21)의 저장셀 인에이블 신호에 의해 저장하여 출력하는 다수의 셀 저장 수단(22); 및 상기 셀 저장 수단(22)에 입력되는 데이터와 출력 데이터를 입력받고, 상기 제어수단(21)의 저장셀 인에이블 신호를 입력받아 상기 셀 저장 수단(22)에 입력된 데이터의 저장 여부를 출력하는 다수의 저장 확인 신호 발생 수단(23)을 구비하여 셀 저장 수단(22)과 제어수단(21)의 지연 문제를 극복하고, FIFO 장치에 일정 동안만 데이터를 억세스 할 수 있는 인에이블 기능을 부여하여 인에이블 신호가 '하이'상태 동안만 데이터를 억세스할 수 있도록 하여 입력되는 데이터를 부분적으로 선택할 수 있어 FIFO 장치의 동작 범위를 증대할 수 있는 효과가 있다.

公开(公告)号：KR100117372B1

公开(公告)日：1997-07-01

申请号：KR1019940032099

申请日：1994-11-30

Applicant: 한국전자통신연구원

Inventor： 한재덕 ,  조경록 ,  김대용

IPC: H03L7/00

公开(公告)号：KR1019970005394B1

公开(公告)日：1997-04-15

申请号：KR1019940032099

申请日：1994-11-30

Applicant: 한국전자통신연구원

Inventor： 한재덕 ,  조경록 ,  김대용

IPC: H03L7/00

Abstract: The hybrid frequency synthesizer uses a rectangular wave pulse output of a binary input phase accumulator as a reference frequency of a phase synchronous loop. The hybrid frequency synthesizer is formed in such the manner that a direct digital frequency synthesizer(DDS) and a phase-locked loop(PLL) frequency synthesizer are connected in serial to each other. The DDS is comprised of a frequency register(1) to which a frequency control signal is inputted, a phase accumulator(2) for outputting a rectangular wave pulse, and a frequency selector(4) for determining input and output signals. The PLL frequency synthesizer is comprised of a voltage control oscillator(7), an N counter(8), and a phase detector(5) for synthesizing a desired output signal.

Abstract translation: 混合频率合成器使用二进制输入相位累加器的矩形波脉冲输出作为相位同步环路的参考频率。 混合频率合成器以直接数字频率合成器（DDS）和锁相环（PLL）频率合成器彼此串联连接的方式形成。 DDS包括输入频率控制信号的频率寄存器（1），用于输出矩形波脉冲的相位累加器（2）和用于确定输入和输出信号的频率选择器（4）。 PLL频率合成器由用于合成期望的输出信号的压控振荡器（7），N计数器（8）和相位检测器（5）组成。