公开(公告)号：KR100301971B1

公开(公告)日：2001-11-09

申请号：KR1019980041729

申请日：1998-10-02

Applicant: 한국전자통신연구원

Inventor： 정희영 ,  김용진 ,  진병문 ,  조경록

IPC: H04L1/22

Abstract: 본 발명은 mB1AP 선로부호를 이용한 고속이진 전송시스템에 관한 것으로서, 입력된 정보 데이터의 MSB와 비트수에 의해 우수(even)나 기수(odd) 패리티를 생성하여 출력하는 적응성 패리티 생성기(101), 외부에서 입력된 m비트 정보 데이터에 적응성 패리티 생성기에서 생성한 패리티를 LSB로 추가하여 m+1비트의 부호단어를 만드는 m+1비트 레지스터(102), 수신부에서의 블럭 동기를 위해 부호단어의 집합에 존재하지 않는 데이터 패턴중의 하나 또는 하나 이상을 생성하여 출력하는 동기패턴 생성기(103), 외부에서 입력되는 제어신호의 타이밍에 따라 부호단어와 동기패턴중 하나를 선택하여 출력하는 2:1 선택기(104), 출력된 m+1비트 부호단어를 직렬화하여 전송로로 출력하는 병렬/직렬 변환기(105)를 구비한 송신부(100)와, 직렬화되어 전송된 데이터를 수신하여 직� �� 데이터에서 PLL(Phase Locked Loop) 또는 DPA(Digital Phase Aligner)를 이용하여 비트타이밍을 복구한 후 동기된 비트 데이터를 출력하는 비트동기(201), 출력된 비트동기 데이터에서 블럭동기를 위한 동기패턴을 검출하여 이를 블럭동기신호로 출력하는 동기패턴 검출기로 이루어진 수신부(200)로 구성함으로써, 선로부호에서 요구되는 데이터에 대한 독립성 및 타이밍 정보의 추출을 위한 비트 천이를 보장하면서도 뛰어난 에러모니터 기능을 제공하는 새로운 선로부호를 이용하는 고속이진 전송시스템을 제공할 수 있는 효과가 있다.

公开(公告)号：KR1020000024925A

公开(公告)日：2000-05-06

申请号：KR1019980041729

申请日：1998-10-02

Applicant: 한국전자통신연구원

Inventor： 정희영 ,  김용진 ,  진병문 ,  조경록

IPC: H04L1/22

CPC classification number: H04L43/0847 ,  H04L1/0063

Abstract: PURPOSE: A high speed binary transmitting system is to perform a parity check with respect to every code word, thereby providing an improved error monitoring function. CONSTITUTION: A high speed binary transmitting system comprises a transmitting portion(100) which applies a parity of an information data to a bit insertion line code in order to make the data series and outputting to a transmitting line and a receiving portion which receives the transmitted data and checks the parity so as to detecting an error. The transmitting portion is comprised of an adaptive parity generating unit(101) for producing and outputting an uppermost bit of the input data, an even parity and an odd parity, a m+1 bit resistor(102) which adds the parity generated in the adaptive parity generating unit to a m (m is an integral number)bit information data input from the outside so as to produce a code word of m+1bit, a synchronous pattern detector(103) for producing and outputting one or more out of data which does not exist in an assemblage of the code word, a 2: 1 selector(104) which selects one out of the code word and a synchronous pattern according to a control signal input from the outside.

Abstract translation: 目的：高速二进制发送系统对每个码字执行奇偶校验，从而提供改进的误码监测功能。 构成：高速二进制发送系统包括发送部分（100），其将信息数据的奇偶校验应用于比特插入行代码，以便使数据序列并输出到发送线路和接收发送的接收部分的接收部分 数据并检查奇偶校验，以便检测错误。 发送部分包括用于产生和输出输入数据的最高位，偶校验和奇校验的自适应奇偶生成单元（101），m + 1位电阻（102）将在 自适应奇偶校验生成单元，以从外部输入的am（m为整数）比特信息数据，生成m + 1bit的码字;同步码型检测器，用于产生和输出一个或多个数据， 不存在于代码字的组合中，2：1选择器（104）根据从外部输入的控制信号选择代码字中的一个和同步模式。

公开(公告)号：KR1019970005394B1

公开(公告)日：1997-04-15

申请号：KR1019940032099

申请日：1994-11-30

Applicant: 한국전자통신연구원

Inventor： 한재덕 ,  조경록 ,  김대용

IPC: H03L7/00

Abstract: The hybrid frequency synthesizer uses a rectangular wave pulse output of a binary input phase accumulator as a reference frequency of a phase synchronous loop. The hybrid frequency synthesizer is formed in such the manner that a direct digital frequency synthesizer(DDS) and a phase-locked loop(PLL) frequency synthesizer are connected in serial to each other. The DDS is comprised of a frequency register(1) to which a frequency control signal is inputted, a phase accumulator(2) for outputting a rectangular wave pulse, and a frequency selector(4) for determining input and output signals. The PLL frequency synthesizer is comprised of a voltage control oscillator(7), an N counter(8), and a phase detector(5) for synthesizing a desired output signal.

Abstract translation: 混合频率合成器使用二进制输入相位累加器的矩形波脉冲输出作为相位同步环路的参考频率。 混合频率合成器以直接数字频率合成器（DDS）和锁相环（PLL）频率合成器彼此串联连接的方式形成。 DDS包括输入频率控制信号的频率寄存器（1），用于输出矩形波脉冲的相位累加器（2）和用于确定输入和输出信号的频率选择器（4）。 PLL频率合成器由用于合成期望的输出信号的压控振荡器（7），N计数器（8）和相位检测器（5）组成。

公开(公告)号：KR1020000031961A

公开(公告)日：2000-06-05

申请号：KR1019980048233

申请日：1998-11-11

Applicant: 한국전자통신연구원

Inventor： 정희영 ,  김용진 ,  진병문 ,  조경록

IPC: H04B10/00

CPC classification number: H03M5/02 ,  H03M5/00

Abstract: PURPOSE: An encoder/decorder of bit insertion/modulation path code for high-speed optical transmission system is provided to minimize the rate of increase of bit by adding 1 bit of insertion bit to information data of m bit and the fluctuation of DC base line. CONSTITUTION: A disparity counter(101) counts a disparity to information data of m bit. An insertion bit generator(102) generates an insertion bit by the disparity of the disparity counter(101). m+1 bit register(103) generates a preliminary encoded m+1 bit block by input information data and the insertion bit. A bit fabrication part(105) fabricates the bit of the preliminary encoded block, so that the disparity of the preliminary encoded block have minimum value. A bit fabrication control part(104) outputs control signal for block reverse by input information data of m bit and disparity. A block reverse part (107) outputs reversed data by performing selective block reverse to the code. A block reverse control part(106) outputs a control signal for block reverse to the block reverse(107) part by disparity.

Abstract translation: 目的：提供用于高速光传输系统的位插入/调制路径码的编码器/解码器，以通过向m位的信息数据添加1位插入位和直流基线的波动来最小化位的增加速率 。 构成：视差计数器（101）对与m位的信息数据的差异进行计数。 插入位发生器（102）通过视差计数器（101）的不均匀性产生插入位。 m + 1位寄存器（103）通过输入信息数据和插入位产生初步编码的m + 1位块。 位制造部件（105）制造初步编码块的位，使得初步编码块的不一致性具有最小值。 位制造控制部分（104）通过m位和差异的输入信息数据输出用于块反向的控制信号。 块反向部分（107）通过执行与代码相反的选择性块来输出反转的数据。 块反向控制部分（106）通过视差输出与块反向（107）部分相反的块的控制信号。

公开(公告)号：KR1019970062917A

公开(公告)日：1997-09-12

申请号：KR1019960003722

申请日：1996-02-15

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 최은창 ,  한재덕 ,  조경록

IPC: G06F12/08

Abstract: 본 발명은 저장 확인 기능을 갖는 지연에 무관한(delay insensitive) 비동기형 FIFO 장치에 관한 것으로서, 저장셀 인에이블 신호를 출력하여 입력 데이타가 저장되었음을 알리는 저장 확인 신호를 수신하면 제어 신호를 전단과 후단에 출력하는 다수의 제어수단(21); 입력된 데이타를 상기 제어 수단(21)의 저장셀 인에이블 신호에 의해 저장하여 출력하는 다수의 셀 저장 수단(22); 및 상기 셀 저장 수단(22)에 입력되는 데이타와 출력 데이타를 입력받고, 상기 제어 수단(21)의 저장셀 인에이블 신호를 입력받아 상기 셀 저장 수단(22)에 입력된 데이타의 저장 여부를 출력하는 다수의 저장 확인 신호 발생 수단(23)을 구비하여 셀 저장 수단(22)과 제어 수단(21)의 지연 문제를 극복하고, FIFO 장치에 일정 동안만 데이타를 억세스할 수 있는 인에이블 기능을 부여하여 인에이블 신호가 '하이' 상태 동안만 데이타를 억세스할 수 있도록 하여 입력되는 데이타를 부분적으로 선택할 수 있어 FIFO 장치의 동작 범위를 증대할 수 있는 효과가 있다.

公开(公告)号：KR100528969B1

公开(公告)日：2005-11-16

申请号：KR1020030010718

申请日：2003-02-20

Applicant: 한국전자통신연구원

Inventor： 송영준 ,  박광로 ,  서정현 ,  이제훈 ,  조경록

IPC: H04L27/26

Abstract: 본 발명은 나눗셈이 없어 고속처리가 가능한 주파수 영역 채널 보상 회로에 관한 것으로, 상기 주파수 영역 채널 보상회로는, 파일럿 신호의 채널 통과 후 에러를 추정함으로써 파일럿 채널 보상 계수를 근사화 하는 파일럿 채널 보상회로; 및 초기 심벌 계수를 상기 파일럿 채널 보상회로의 출력에 의존하여 필터계수를 개선하는 단일 탭 등화기를 포함한다. 이는, 기존의 구조와는 달리 파일럿 신호를 이용해서 빠른(fast) 페이딩에서 생긴 왜곡을 먼저 보상하고 채널과 심벌의 간섭을 단일 탭 등화기로 제거하는 회로로서, 채널 보상 계수의 근사화시 나눗셈 연산이 일어나지 않기 때문에, 회로의 동작속도와 크기에서 이점을 가진다.

公开(公告)号：KR100279752B1

公开(公告)日：2001-02-01

申请号：KR1019980048233

申请日：1998-11-11

Applicant: 한국전자통신연구원

Inventor： 정희영 ,  김용진 ,  진병문 ,  조경록

IPC: H04B10/00

Abstract: 본 발명은 AC 결합을 이용하는 고속 광 전송 시스템에서 mBnB 부호와 비트 삽입 부호의 장점을 적절히 결합함으로써 비트 증가율이 작고 구현이 간단하면서도 DC 베이스 라인 요동을 최소화 시키도록 하는 비트 삽입/조작 선로 부호의 부/복호화 장치에 관한 것으로서, m비트의 입력 정보에 대한 디스패리티가 m비트 블록이 가질 수 있는 최소값인 경우 m+1 비트 블록의 디스패리티를 최소로 하기 위한 비트를 삽입하고, 그렇지 않은 경우 '0'을 삽입하여 사전 부호화 처리한 후, 그 사전 부호 처리된 블록의 디스패리티가 최소값을 가지도록 그 사전 부호 처리된 블록의 비트를 일부 조작하며, 누적된 디스패리티값과 그 사전 부호화 처리된 블록의 디스패리티를 비교하여 반전 또는 비반전하여 출력함으로써 부호화를 수행하고, 그 부호화된 정보에서 삽입비트 를 제거하고, 상기 부호화시 블록 반전을 수행한 경우 역반전을 하며, 상기 비트 조작의 역 조작을 함으로써, 복호화를 수행하는 것을 특징으로 한다.

公开(公告)号：KR100149126B1

公开(公告)日：1998-12-15

申请号：KR1019950047064

申请日：1995-12-06

Applicant: 한국전자통신연구원

Inventor： 김대용 ,  김수현 ,  한제덕 ,  조경록 ,  임태영

IPC: H03L7/16

Abstract: 본 발명은 혼합형 주파수 합성기에 관한 것으로, 종래기술에서의 직접 디지탈 주파수 합성기와 위상동기루프 주파수 합성기가 소비전력이 크고, 천이속도가 낮고, 회로가 복잡하며, 칩면적이 컸던 문제점을 해결하기 위해, 위상동기루프 주파수 합성부의 앞단에 기준주파수 발생부를 직렬로 연결하여 구형과 펄스출력을 기준주파수로 사용할 수 있도록 구성하여 고주파 정현파인 캐리어 주파수 발생기 루프로 사용한 것이고, 또한 위상동기루프 주파수 합성부의 출력이 원하는 높은 주파수에서 가변 대역폭의 주파수를 미세조정할 수 있도록 상향변환시키기 위하여 가변 출력대역폭만큼의 미세조정이 가능한 또 다른 주파수 합성기의 출력을 궤환회로에 주입되도록 구성한 것이다.

公开(公告)号：KR1019970055570A

公开(公告)日：1997-07-31

申请号：KR1019950047064

申请日：1995-12-06

Applicant: 한국전자통신연구원

Inventor： 김대용 ,  김수현 ,  한제덕 ,  조경록 ,  임태영

IPC: H03L7/16

Abstract: 본 발명은 혼합형 주파수 합성기에 관한 것으로 종래기술에서의 직접 디지탈 주파수 합성기와 위상동기루프 주파수 합성기가 소비전력이 크고 천이 속도가 낮고 회로가 복잡하며 칩면적이 컸던 문제점을 해결하기 위해 위상동기루프 주파수 합성부의 앞단에 기준주파수 발생부를 직렬로 연결하여 구형과 펄스출력을 기준주파수로 사용할 수 있도록 구성하여 고주파 정현파인 캐리어 주파수 발생기 루프로 사용한 것이고 또한 위상동기루프 주파수 합성부의 출력이 원하는 높은 주파수에서 가변 대역폭의 주파수를 미세조정할 수 있도록 상향변환시키기 위하여 가변 출력대역폭만큼의 미세조정이 가능한 또 다른 주파수 합성기의 출력을 궤환회로에 주입되도록 구성한 것이다.

公开(公告)号：KR1019960020000A

公开(公告)日：1996-06-17

申请号：KR1019940032099

申请日：1994-11-30

Applicant: 한국전자통신연구원

Inventor： 한재덕 ,  조경록 ,  김대용

IPC: H03L7/00

Abstract: 본 발명은 직접 디지탈 합성기와 위상동기루프 주파수 합성기의 장점을 활용한 혼합형 주파수 합성기에 관한 것이다.
종래의 디지탈 주파수 합성기 구조에서 사인 룩업 테이블(Sine Lock-up Table)의 ROM, 디지탈-아날로그 변환기와 저역통과필터를 제거한 새로운 구조의 2진 입력 위상누적기를 사용하여 그 출력 펄스 파형을 수정 발진기 대신에 기준 주파수로 사용함으로서 기준 주파수의 가변을 용이하게 하며, 주파수 안정도를 높히고, 신호합성장치의 회로를 단순화시킴과 동시에 칩 크기를 크게 줄여 전력 소모와 동작 속도를 대폭 개선할 수 있다.