GEMEINSAMES NUTZEN VON VIRTUELLEN UND REALEN ÜBERSETZUNGEN IN EINEM VIRTUELLEN CACHE

    公开(公告)号:DE112018002032T5

    公开(公告)日:2020-01-16

    申请号:DE112018002032

    申请日:2018-06-14

    Applicant: IBM

    Abstract: Hierin offenbart ist ein virtuelles Cacheverzeichnis in einem Prozessor, der Adressübersetzungen beseitigt, wenn die virtuelle Adresse und die reale Adresse in dem Cacheverzeichnis dieselben sind. Der Prozessor ist konfiguriert, virtuellen Speicher und mehrere Threads zu unterstützen. Das virtuelle Cacheverzeichnis enthält eine Mehrzahl von Verzeichniseinträgen, jeder Eintrag ist einer Cachezeile zugeordnet. Jede Cachezeile besitzt ein Tag. Das Tag enthält eine logische Adresse, eine Adressraumkennung, einen Bitanzeiger einer realen Adresse und einen Anzeiger von virtueller Adresse zu realer Adresse. Dieser Anzeiger von virtueller Adresse zu realer Adresse zeigt an, ob die logische Adresse und die reale Adresse dieselben sind. Bei Aktivierung wird keine Adressübersetzung durchgeführt.

    UMSETZUNGSUNTERSTÜTZUNG FÜR EINEN VIRTUELLEN CACHE

    公开(公告)号:DE112018002028T5

    公开(公告)日:2020-01-16

    申请号:DE112018002028

    申请日:2018-06-14

    Applicant: IBM

    Abstract: Offenbart hierin ist ein virtueller Cache und ein Verfahren in einem Prozessor zur Unterstützung von mehreren Threads auf derselben Cachezeile. Der Prozessor ist so konfiguriert, dass er einen virtuellen Speicher und mehrere Threads unterstützt. Das virtuelle Cacheverzeichnis enthält eine Vielzahl von Verzeichniseinträgen, wobei jeder Eintrag zu einer Cachezeile gehört. Jede Cachezeile hat ein entsprechendes Tag. Das Tag enthält eine logische Adresse, eine Adressraumkennung, einen Bitanzeiger für eine reale Adresse und ein threadweises Gültigkeitsbit für jeden Thread, der auf die Cachezeile zugreift. Wenn ein nachfolgender Thread feststellt, dass die Cachezeile für diesen Thread gültig ist, wird das Gültigkeitsbit für diesen Thread gesetzt, während beliebige Gültigkeitsbits für andere Threads nicht ungültig gemacht werden.

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