公开(公告)号：DE112018002028T5

公开(公告)日：2020-01-16

申请号：DE112018002028

申请日：2018-06-14

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  SAPORITO ANTHONY ,  JACOBI CHRISTIAN ,  TSAI AARON ,  REICHART JOHANNES CHRISTIAN ,  HELMS MARKUS MICHAEL ,  MAYER ULRICH

IPC: G06F12/08

Abstract: Offenbart hierin ist ein virtueller Cache und ein Verfahren in einem Prozessor zur Unterstützung von mehreren Threads auf derselben Cachezeile. Der Prozessor ist so konfiguriert, dass er einen virtuellen Speicher und mehrere Threads unterstützt. Das virtuelle Cacheverzeichnis enthält eine Vielzahl von Verzeichniseinträgen, wobei jeder Eintrag zu einer Cachezeile gehört. Jede Cachezeile hat ein entsprechendes Tag. Das Tag enthält eine logische Adresse, eine Adressraumkennung, einen Bitanzeiger für eine reale Adresse und ein threadweises Gültigkeitsbit für jeden Thread, der auf die Cachezeile zugreift. Wenn ein nachfolgender Thread feststellt, dass die Cachezeile für diesen Thread gültig ist, wird das Gültigkeitsbit für diesen Thread gesetzt, während beliebige Gültigkeitsbits für andere Threads nicht ungültig gemacht werden.

公开(公告)号：GB2461648B

公开(公告)日：2014-05-07

申请号：GB0913415

申请日：2009-08-03

Applicant: IBM

Inventor： SCHLIPF THOMAS ,  FRITZ ROLF ,  SMITH CHRISTOPHER S ,  MAYER ULRICH ,  LUNTEREN JAN VAN

IPC: G05B19/045

公开(公告)号：GB2455212A

公开(公告)日：2009-06-03

申请号：GB0823157

申请日：2008-12-19

Applicant: IBM

Inventor： GERWIG GUENTER ,  MAYER ULRICH ,  LEHNERT FRANK ,  SWANEY SCOTT BARNETT ,  WOERNER ALEXANDER ,  KRAUCH ULRICH

IPC: G06F11/10

Abstract: When a central processing unit (CPU) writes processor status to a register file 22, an error correction code is generated 20,21 from the word write selection 12,13, the register file write selection 10, the register file write address 11 and the write data 14,15. The error correction code is stored with the data in the register file. When the data is read back, an error correction code is generated from the word read selection, the register file read selection, the register file read address and the read data. This is compared with the value which was stored when the data was written. Any difference signifies an error. The processor status may be stored in the register file as two separate words with separate error correction codes. In this case, the high and low words are selected using the word write selection and the word read selection.

公开(公告)号：GB2455009A

公开(公告)日：2009-06-03

申请号：GB0822766

申请日：2008-12-15

Applicant: IBM

Inventor： GERWIG GUENTER ,  ENGLER EBERHARD ,  LEHNERT FRANK ,  MAYER ULRICH

IPC: G06F1/14

Abstract: A method for writing data to a time-of-day (TOD) register controlled by clock cycles of a dynamically varying frequency processor comprises having a first stage 14 TOD register 10 generating a carry 242 into the next higher bit value of a second higher stage 12 of said TOD register. When a precalculated maximum value has been reached, the second stage 12 bit value is repeatedly incremented in response to a carry generated by the first stage 14 until an external synchronization 18 pulse toggling the next higher bit adjacent to the highest bit of said second stage, is received. The maximum value is decreased with decreasing clock frequency and the second stage 12 continues to count in a monotonously or uniformly increasing manner, until the synchronization pulse is received. A similar method can be used to calibrating time information based on processor frequency. A TOD register is used as a counter driven by a frequency divider output and the difference in time between two or more carry generation events can be minimised.

公开(公告)号：DE112018002947T5

公开(公告)日：2020-04-02

申请号：DE112018002947

申请日：2018-07-23

Applicant: IBM

Inventor： NUNEZ MENCIAS ANGEL ,  LANG JAKOB CHRISTOPHER ,  RECKTENWALD MARTIN ,  MAYER ULRICH

IPC: G06F12/0875

Abstract: Technologie zum Entschlüsseln und Verwenden eines Sicherheitsmoduls in einem Prozessor-Cachespeicher in einer sicheren Betriebsart, so dass eine dynamische Adressübersetzung den Zugriff auf Teile des flüchtigen Speichers außerhalb eines Geheimspeichers in einem flüchtigen Speicher verhindert.

公开(公告)号：GB2456656B

公开(公告)日：2012-11-07

申请号：GB0822778

申请日：2008-12-15

Applicant: IBM

Inventor： MAYER ULRICH ,  LEHNERT FRANK ,  GERWIG GUENTER ,  SWANEY SCOTT BARNETT

IPC: G06F11/07 ,  G06F9/38

公开(公告)号：DE112018003032T5

公开(公告)日：2020-03-26

申请号：DE112018003032

申请日：2018-06-14

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  TSAI AARON ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  MAYER ULRICH

IPC: G06F12/08

Abstract: Hierin offenbart ist ein Verfahren zum Steuern eines Zugriffs auf einen Cachespeicher über eine effektive Adresse, die ein Markierungsfeld und ein Cachezeilen-Indexfeld aufweist. Das Verfahren weist auf: Aufteilen des Markierungsfeldes in eine erste Gruppe von Bits und eine zweite Gruppe von Bits. Die Zeilenindexbits und die erste Gruppe von Bits werden im Satzverzeichnis gesucht. Eine Satzkennung wird erzeugt, die den Satz angibt, der die jeweilige Cachezeile der effektiven Adresse enthält. Die Satzkennung, die Zeilenindexbits und die zweite Gruppe von Bits werden im Validierungsverzeichnis gesucht. Als Reaktion auf das Feststellen der Anwesenheit der Cachezeile in dem Satz auf Grundlage des zweiten Suchens wird ein Treffersignal erzeugt.

公开(公告)号：DE102013210529A1

公开(公告)日：2013-12-19

申请号：DE102013210529

申请日：2013-06-06

Applicant: IBM

Inventor： BONANNO JAMES J ,  MAYER ULRICH ,  SAPORITO ANTHONY ,  SHUM CHUNG-LUNG K ,  SLEGEL TIMOTHY J

IPC: G06F9/38

Abstract: Ausführungsformen betreffen selektives Blockieren von Sprungvorhersage. Ein Aspekt weist ein computerimplementiertes Verfahren zum Durchführen selektiver Sprungvorhersage auf. Das Verfahren weist Erfassen einer Anweisung zum Blockieren von Sprungvorhersage in einem Strom von Anweisungen durch einen Prozessor und Blockieren von Sprungvorhersage an einer vorgegebenen Anzahl von Sprunganweisungen nach der Anweisung zum Blockieren von Sprungvorhersage durch den Prozessor auf der Grundlage des Erfassens der Anweisung zum Blockieren von Sprungvorhersage auf.

公开(公告)号：DE112018003032B4

公开(公告)日：2025-03-13

申请号：DE112018003032

申请日：2018-06-14

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  TSAI AARON ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  MAYER ULRICH

IPC: G06F12/08

Abstract: Verfahren zum Betreiben eines Zugriffs auf einen Cachespeicher über eine effektive Adresse, aufweisend ein Markierungsfeld und ein Cachezeilen-Indexfeld, wobei der Cachespeicher ein primäres Cacheverzeichnis aufweist, das logisch adressiert und logisch getagt ist, wobei das Verfahren aufweist:Ermitteln (501) einer ersten Gruppe von Bits und einer zweiten Gruppe von Bits des Markierungsfeldes;Bereitstellen eines Satzverzeichnisses, das unter Verwendung von Zeilenindexbits des Cachezeilen-Indexfeldes logisch indexiert wird und unter Verwendung der ersten Gruppe von Bits logisch markiert wird;Bereitstellen eines Validierungsverzeichnisses, das unter Verwendung der Zeilenindexbits und Satzbits logisch indexiert wird und unter Verwendung der zweiten Gruppe von Bits logisch markiert wird;ein erstes Suchen (503) nach den Zeilenindexbits und der ersten Gruppe von Bits der effektiven Adresse im Satzverzeichnis und Erzeugen einer Satzkennung, die den Satz angibt, der die jeweilige Cachezeile der effektiven Adresse enthält;zweites Suchen (505) nach der Satzkennung, den Zeilenindexbits und der zweiten Gruppe von Bits der effektiven Adresse im Validierungsverzeichnis;als Reaktion auf ein Feststellen einer Anwesenheit der Cachezeile in dem Satz auf Grundlage des zweiten Suchens, Erzeugen (507) eines Treffersignals.

公开(公告)号：GB2522030A

公开(公告)日：2015-07-15

申请号：GB201400378

申请日：2014-01-10

Applicant: IBM

Inventor： BUENDGEN REINHARD ,  MAYER ULRICH ,  HUBER MATTHIAS ,  WERNER KLAUS

IPC: G06F11/30

Abstract: A method for monitoring of a shared hardware resource (100) in a computer system (1) running at least two partitions (P1, P2, ..., Pn) comprising the steps of: collecting measurement data from the hardware resource (100); computing an aggregation of the measurement data over a certain time interval; using a workload dependent heuristic to calculate a noise level value adapted to a workload; generating noise data based on the noise level value; confounding the computed aggregation of measurement data with the generated noise data; and outputting the confounded measurement data to an external interface (220) for monitoring. The shared hardware resource may be a cryptographic adapter or cryptographic engine which handles sensitive or private information. A noise information repository (310) accessible from a measurement component (200) and a noise data generator (300) stores noise data or noise level values as noise information computed by the noise data generator (300). The measurement component (200) may be shielded from external access except through the confounded measurement data available via the external interface (220). The invention seeks to prevent the leakage of usage data between partitions. In particular it prevents usage data from an individual partition being derivable from global performance measurement data.