公开(公告)号：DE112023001775T5

公开(公告)日：2025-01-23

申请号：DE112023001775

申请日：2023-03-30

Applicant: IBM

Inventor： ELSHARIF ASHRAF ,  BRANCIFORTE RICHARD ,  ALEXANDER GREGORY ,  BERGER DEANNA ,  BRONSON TIMOTHY ,  TSAI AARON ,  PRITCHARD TAYLOR ,  KALTENBACH MARKUS ,  JACOBI CHRISTIAN ,  BLAKE MICHAEL

IPC: G06F12/0897

Abstract: Ein Computersystem umfasst einen Prozessorkern und ein Arbeitsspeichersystem in Signaldatenübertragung mit dem Prozessorkern. Das Arbeitsspeichersystem umfasst einen ersten Cache und einen zweiten Cache. Der erste Cache ist auf einer ersten Ebene einer Hierarchie in dem Arbeitsspeichersystem angeordnet und ist konfiguriert, um eine Mehrzahl von Einträgen des ersten Cache zu speichern. Der zweite Cache ist auf einer zweiten Ebene der Hierarchie angeordnet, die niedriger als die erste Ebene ist, und speichert eine Mehrzahl von Einträgen des zweiten Cache. Der erste Cache verwaltet ein Verzeichnis, das Informationen für jeden der Einträge des ersten Cache aufweist. Der zweite Cache verwaltet ein Shadow Pointer Directory (SPD), das einen oder mehrere SPD-Einträge umfasst, das jeden der Einträge des ersten Cache auf einen entsprechenden Eintrag des zweiten Cache auf einen Cache-Speicherort auf niedrigerer Ebene abbildet.

公开(公告)号：DE112018003032B4

公开(公告)日：2025-03-13

申请号：DE112018003032

申请日：2018-06-14

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  TSAI AARON ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  MAYER ULRICH

IPC: G06F12/08

Abstract: Verfahren zum Betreiben eines Zugriffs auf einen Cachespeicher über eine effektive Adresse, aufweisend ein Markierungsfeld und ein Cachezeilen-Indexfeld, wobei der Cachespeicher ein primäres Cacheverzeichnis aufweist, das logisch adressiert und logisch getagt ist, wobei das Verfahren aufweist:Ermitteln (501) einer ersten Gruppe von Bits und einer zweiten Gruppe von Bits des Markierungsfeldes;Bereitstellen eines Satzverzeichnisses, das unter Verwendung von Zeilenindexbits des Cachezeilen-Indexfeldes logisch indexiert wird und unter Verwendung der ersten Gruppe von Bits logisch markiert wird;Bereitstellen eines Validierungsverzeichnisses, das unter Verwendung der Zeilenindexbits und Satzbits logisch indexiert wird und unter Verwendung der zweiten Gruppe von Bits logisch markiert wird;ein erstes Suchen (503) nach den Zeilenindexbits und der ersten Gruppe von Bits der effektiven Adresse im Satzverzeichnis und Erzeugen einer Satzkennung, die den Satz angibt, der die jeweilige Cachezeile der effektiven Adresse enthält;zweites Suchen (505) nach der Satzkennung, den Zeilenindexbits und der zweiten Gruppe von Bits der effektiven Adresse im Validierungsverzeichnis;als Reaktion auf ein Feststellen einer Anwesenheit der Cachezeile in dem Satz auf Grundlage des zweiten Suchens, Erzeugen (507) eines Treffersignals.

公开(公告)号：DE112018003032T5

公开(公告)日：2020-03-26

申请号：DE112018003032

申请日：2018-06-14

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  TSAI AARON ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  MAYER ULRICH

IPC: G06F12/08

Abstract: Hierin offenbart ist ein Verfahren zum Steuern eines Zugriffs auf einen Cachespeicher über eine effektive Adresse, die ein Markierungsfeld und ein Cachezeilen-Indexfeld aufweist. Das Verfahren weist auf: Aufteilen des Markierungsfeldes in eine erste Gruppe von Bits und eine zweite Gruppe von Bits. Die Zeilenindexbits und die erste Gruppe von Bits werden im Satzverzeichnis gesucht. Eine Satzkennung wird erzeugt, die den Satz angibt, der die jeweilige Cachezeile der effektiven Adresse enthält. Die Satzkennung, die Zeilenindexbits und die zweite Gruppe von Bits werden im Validierungsverzeichnis gesucht. Als Reaktion auf das Feststellen der Anwesenheit der Cachezeile in dem Satz auf Grundlage des zweiten Suchens wird ein Treffersignal erzeugt.

公开(公告)号：DE112018001206T5

公开(公告)日：2019-12-05

申请号：DE112018001206

申请日：2018-02-27

Applicant: IBM

Inventor： ALEXANDER GREGORY WILLIAM ,  SONG SOMIN ,  BARRICK BRIAN D ,  SAPORITO ANTHONY ,  JACOBI CHRISTIAN ,  TSAI AARON ,  FOX THOMAS WINTERS

IPC: G06F12/12

Abstract: Ein Prozessor mit simultanem Multithreading (SMT), der über eine gemeinsam genutzte Zuteilungs-Pipeline verfügt, beinhaltet eine erste Schaltung, die einen Cachefehler-Thread erkennt. Eine zweite Schaltung ermittelt eine erste Cache-Hierarchieebene, auf welcher der erkannte Cachefehler aufgetreten ist. Eine dritte Schaltung ermittelt eine NTC-Gruppe (Next To Complete, als Nächstes abzuschließen) in dem Thread und eine Mehrzahl von zusätzlichen Gruppen (X) in dem Thread. Die zusätzlichen Gruppen (X) werden auf Grundlage des erkannten Cachefehlers dynamisch konfiguriert. Eine vierte Schaltung ermittelt, ob etwaige Gruppen in dem Thread jünger als die ermittelte NTC-Gruppe und die Mehrzahl von zusätzlichen Gruppen (X) sind, und löscht alle ermittelten jüngeren Gruppen aus dem Cachefehler-Thread.

公开(公告)号：SG11202105503SA

公开(公告)日：2021-06-29

申请号：SG11202105503S

申请日：2020-02-13

Applicant: IBM

Inventor： SLEGEL TIMOTHY ,  EHRMAN JOHN ,  GREINER DAN ,  SAPORITO ANTHONY ,  TSAI AARON

IPC: G06F9/30

Abstract: A single architected instruction to move data is executed. The executing includes moving data of a specified length from a source location to a destination location in a right-to-left sequence to provide a predictable result. A predictable result is provided, even though a portion of the destination location is contained within the source location from which the data is being moved.

公开(公告)号：DE112018002028T5

公开(公告)日：2020-01-16

申请号：DE112018002028

申请日：2018-06-14

Applicant: IBM

Inventor： RECKTENWALD MARTIN ,  SAPORITO ANTHONY ,  JACOBI CHRISTIAN ,  TSAI AARON ,  REICHART JOHANNES CHRISTIAN ,  HELMS MARKUS MICHAEL ,  MAYER ULRICH

IPC: G06F12/08

Abstract: Offenbart hierin ist ein virtueller Cache und ein Verfahren in einem Prozessor zur Unterstützung von mehreren Threads auf derselben Cachezeile. Der Prozessor ist so konfiguriert, dass er einen virtuellen Speicher und mehrere Threads unterstützt. Das virtuelle Cacheverzeichnis enthält eine Vielzahl von Verzeichniseinträgen, wobei jeder Eintrag zu einer Cachezeile gehört. Jede Cachezeile hat ein entsprechendes Tag. Das Tag enthält eine logische Adresse, eine Adressraumkennung, einen Bitanzeiger für eine reale Adresse und ein threadweises Gültigkeitsbit für jeden Thread, der auf die Cachezeile zugreift. Wenn ein nachfolgender Thread feststellt, dass die Cachezeile für diesen Thread gültig ist, wird das Gültigkeitsbit für diesen Thread gesetzt, während beliebige Gültigkeitsbits für andere Threads nicht ungültig gemacht werden.