公开(公告)号：WO2011113661A3

公开(公告)日：2011-11-17

申请号：PCT/EP2011052431

申请日：2011-02-18

Applicant: IBM ,  IBM UK ,  SHEDIVY DAVID ALAN ,  HILLIER III PHILIP ROGERS ,  VALK KENNETH MICHAEL ,  FLYNN WILLIAM THOMAS

Inventor： SHEDIVY DAVID ALAN ,  HILLIER III PHILIP ROGERS ,  VALK KENNETH MICHAEL ,  FLYNN WILLIAM THOMAS

IPC: G06F13/42 ,  G06F13/40

CPC classification number: G06F13/4022 ,  G06F2213/0026

Abstract: A method and circuit for implementing ordered and reliable transfer of packets while spraying packets over multiple links, and a design structure on which the subject circuit resides are provided. Each source interconnect chip maintains a spray mask including multiple available links for each destination chip for spraying packets across multiple links of a local rack interconnect system. Each packet is assigned an End-to-End (ETE) sequence number in the source interconnect chip that represents the packet position in an ordered packet stream from the source device. The destination interconnect chip uses the ETE sequence numbers to reorder the received sprayed packets into the correct order before sending the packets to the destination device.

Abstract translation: 一种用于在通过多个链路喷射分组时实现分组的有序和可靠传送的方法和电路，并且提供了主题电路所在的设计结构。 每个源互连芯片保持喷射掩模，其包括用于每个目的地芯片的多个可用链路，用于在本地机架互连系统的多个链路上喷射分组。 每个数据包被分配在源互连芯片中的端到端（ETE）序列号，其表示来自源设备的有序分组流中的分组位置。 目的互连芯片在将数据包发送到目标设备之前，使用ETE序列号将接收到的喷射数据包重新排序为正确的顺序。

公开(公告)号：DE112011101039B4

公开(公告)日：2014-10-02

申请号：DE112011101039

申请日：2011-03-11

Applicant: IBM

Inventor： HILLIER III PHILIP ROGERS ,  SHEDIVY DAVID ALAN ,  VALK KENNETH MICHAEL

IPC: G06F13/40

Abstract: Ein Verfahren und eine Schaltung zum Implementieren einer verbesserten Verbindungsbandbreite für einen Headless-Verbindungschip in einem lokalen Rack-Verbindungssystem und eine Entwurfsstruktur werden bereitgestellt, auf welcher die betreffende Schaltung liegt. Der Headless-Verbindungschipenthält einen Cut-through-Schalter und einen Store-and-forward-Schalter. Von einem eingehenden Link wird ein Paket empfangen, das auf einem abgehenden Link auf dem Headless-Verbindungschip übertragen werden soll. Sowohl der Cut-through-Schalter als auch der Store-and-forward-Schalter werden auf selektive Weise verwendet, um Pakete, die vom eingehenden Link empfangen werden, zum abgehenden Link auf dem Headless-Verbindungschip zu senden.

公开(公告)号：DE112011101039T5

公开(公告)日：2013-01-03

申请号：DE112011101039

申请日：2011-03-11

Applicant: IBM

Inventor： HILLIER III PHILIP ROGERS ,  SHEDIVY DAVID ALAN ,  VALK KENNETH MICHAEL

IPC: G06F13/40

Abstract: Ein Verfahren und eine Schaltung zum Implementieren einer verbesserten Verbindungsbandbreite für einen Headless-Verbindungschip in einem lokalen Rack-Verbindungssystem und eine Entwurfsstruktur werden bereitgestellt, auf welcher die betreffende Schaltung liegt. Der Headless-Verbindungschipenthält einen Cut-through-Schalter und einen Store-and-forward-Schalter. Von einem eingehenden Link wird ein Paket empfangen, das auf einem abgehenden Link auf dem Headless-Verbindungschip übertragen werden soll. Sowohl der Cut-through-Schalter als auch der Store-and-forward-Schalter werden auf selektive Weise verwendet, um Pakete, die vom eingehenden Link empfangen werden, zum abgehenden Link auf dem Headless-Verbindungschip zu senden.

公开(公告)号：DE112011100164T5

公开(公告)日：2012-10-04

申请号：DE112011100164

申请日：2011-02-18

Applicant: IBM

Inventor： SHEDIVY DAVID ALAN ,  VALK KENNETH MICHAEL ,  FLYNN WILLIAM THOMAS ,  HILLIER III PHILIP ROGERS

IPC: G06F13/42 ,  G06F13/40

Abstract: Ein Verfahren und eine Schaltung zum Umsetzen einer geordneten und zuverlässigen Übertragung von Datenpaketen, wobei Pakete über mehrere Verbindungen verteilt werden, und eine Konzeptionsstruktur, auf der die betreffende Schaltung aufgebracht ist, werden bereitgestellt. Jeder Quell-Verbindungs-Chip hält eine Verteilermaske bereit, die mehrere verfügbare Verbindungen für jeden Ziel-Chip enthält, um Datenpakete über mehrere Verbindungen eines Verbindungssystems mit lokalem Rack zu verteilen. Jedem Datenpaket wird in dem Quell-Verbindungs-Chip eine Versandreihenfolgenummer (End-to-End, ETE sequence number) zugewiesen, die die Paketposition in einem von der Quelleinheit ausgehenden geordneten Paketstrom wiedergibt. Der Ziel-Verbindungs-Chip verwendet die ETE-Reihenfolgenummern, um die empfangenen verteilten Pakete in der zutreffenden Reihenfolge neu zu ordnen, bevor die Pakete an die Zieleinheit versendet werden.

公开(公告)号：DE112011100164B4

公开(公告)日：2017-03-23

申请号：DE112011100164

申请日：2011-02-18

Applicant: IBM

Inventor： SHEDIVY DAVID ALAN ,  VALK KENNETH MICHAEL ,  FLYNN WILLIAM THOMAS ,  HILLIER III PHILIP ROGERS

IPC: G06F13/42 ,  G06F13/40

Abstract: Ein Verfahren und eine Schaltung zum Umsetzen einer geordneten und zuverlässigen Übertragung von Datenpaketen, wobei Pakete über mehrere Verbindungen verteilt werden, und eine Konzeptionsstruktur, auf der die betreffende Schaltung aufgebracht ist, werden bereitgestellt. Jeder Quell-Verbindungs-Chip hält eine Verteilermaske bereit, die mehrere verfügbare Verbindungen für jeden Ziel-Chip enthält, um Datenpakete über mehrere Verbindungen eines Verbindungssystems mit lokalem Rack zu verteilen. Jedem Datenpaket wird in dem Quell-Verbindungs-Chip eine Versandreihenfolgenummer(End-to-End, ETE sequence number)zugewiesen, die die Paketposition in einem von der Quelleinheit ausgehenden geordneten Paketstrom wiedergibt. Der Ziel-Verbindungs-Chip verwendet die ETE-Reihenfolgenummern, um die empfangenen verteilten Pakete in der zutreffenden Reihenfolge neu zu ordnen, bevor die Pakete an die Zieleinheit versendet werden.

公开(公告)号：GB2324392B

公开(公告)日：2001-09-05

申请号：GB9803618

申请日：1998-02-23

Applicant: IBM

Inventor： FLYNN WILLIAM THOMAS ,  HILLIER III PHILIP ROGERS

IPC: G06F9/38 ,  G06F9/46

Abstract: The method and apparatus for decreasing thread switch latency in a multithread processor stores instructions for an active thread in a primary instruction queue, and stores instructions for a dormant thread in a thread switch instruction queue. The active thread is the thread currently being processed by the multithread processor, while the dormant thread is a thread not currently being executed by the multithread processor. During execution of the active thread, instructions are dispatched from the primary instruction queue for processing. When a thread switch occurs, instructions are dispatched from the thread switch instruction queue for execution. Simultaneously, instructions stored in the thread switch instruction queue are transferred to the primary instruction queue. In this manner, the thread switch latency resulting from the amount of time to refill the primary instruction queue with instructions of the dormant thread is eliminated.

公开(公告)号：GB2324392A

公开(公告)日：1998-10-21

申请号：GB9803618

申请日：1998-02-23

Applicant: IBM

Inventor： FLYNN WILLIAM THOMAS ,  HILLIER III PHILIP ROGERS

IPC: G06F9/38 ,  G06F9/46

Abstract: Instructions for an active thread, currently being processed by a multithread processor, are stored in a primary instruction queue 10, and instructions for a dormant thread, not currently being executed, are stored in a thread switch instruction queue 14. During execution of the active thread, instructions are dispatched from the primary instruction queue for processing. When a thread switch occurs, instructions are dispatched from the thread switch instruction queue for execution. Simultaneously, instructions stored in the thread switch queue are transferred to the primary instruction queue. Use of the additional, thread switch instruction queue eliminates the thread switch latency resulting from the amount of time to refill the primary instruction queue with instructions of the dormant thread.