公开(公告)号：EP2641271A4

公开(公告)日：2014-03-19

申请号：EP11846296

申请日：2011-09-15

Applicant: IBM

Inventor： WANG XINLIN ,  CHEN XIANGDONG ,  CAI JIN

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8238 ,  H01L29/10

CPC classification number: H01L21/823892 ,  H01L21/823807 ,  H01L29/1041

公开(公告)号：WO2011056391A3

公开(公告)日：2011-08-04

申请号：PCT/US2010052989

申请日：2010-10-18

Applicant: IBM ,  PARK JAE-EUN ,  WANG XINLIN ,  CHEN XIANGDONG

Inventor： PARK JAE-EUN ,  WANG XINLIN ,  CHEN XIANGDONG

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7394 ,  H01L29/66325

Abstract: A method of forming a semiconductor device 100 having an asymmetrical source and drain. In one embodiment, the method includes forming a gate structure 15 on a first portion of the substrate 5 having a well 35 of a first conductivity. A source region 20 of a second conductivity and drain region 25 of the second conductivity is formed within the well 35 of the first conductivity in a portion of the substrate that is adjacent to the first portion of the substrate on which the gate structure is present. A doped region 30 of a second conductivity is formed within the drain region to provide an integrated bipolar transistor on a drain side of the semiconductor device, in which a collector is provided by the well of the first conductivity, the base is provided by the drain region of the second conductivity and the emitter is provided by the doped region of the second conductivity that is present in the drain region. A semiconductor device formed by the above-described method is also provided.

Abstract translation: 一种形成具有不对称源极和漏极的半导体器件100的方法。 在一个实施例中，该方法包括在具有第一导电性的阱35的基板5的第一部分上形成栅极结构15。 在基板的与存在栅极结构的第一部分相邻的部分中，在第一导电体的阱35内形成具有第二导电性的第二导电和漏极区域25的源极区域20。 在漏区内形成具有第二导电性的掺杂区域30，以在半导体器件的漏极侧提供集成的双极晶体管，其中集电极由第一导电性阱提供，基极由漏极 第二电导率的区域和发射极由存在于漏极区域中的第二导电性的掺杂区域提供。 还提供了通过上述方法形成的半导体器件。

公开(公告)号：DE112010004205T5

公开(公告)日：2012-08-30

申请号：DE112010004205

申请日：2010-10-18

Applicant: IBM

Inventor： PARK JAE-EUN ,  CHEN XIANGDONG ,  WANG XINLIN

IPC: H01L29/78 ,  H01L21/336

Abstract: Ein Verfahren zum Bilden einer Halbleitereinheit 100, welche eine asymmetrische Source- und Drain-Zone aufweist. In einer Ausführungsform umfasst das Verfahren das Bilden einer Gate-Struktur 15 auf einem ersten Abschnitt eines Substrats 5, welches eine Wanne 35 einer ersten Leitfähigkeit aufweist. Eine Source-Zone 20 einer zweiten Leitfähigkeit und eine Drain-Zone 25 der zweiten Leitfähigkeit werden innerhalb der Wanne 35 der ersten Leitfähigkeit in einem Abschnitt des Substrats gebildet, welcher dem ersten Abschnitt des Substrats benachbart ist, auf welchem die Gate-Struktur angeordnet ist. Eine dotierte Zone 30 einer zweiten Leitfähigkeit wird innerhalb der Drain-Zone gebildet, um auf einer Drain-Seite der Halbleitereinheit einen integrierten Bipolartransistor bereitzustellen, wobei ein Kollektor durch die Wanne der ersten Leitfähigkeit bereitgestellt wird, die Basis durch die Drain-Zone der zweiten Leitfähigkeit bereitgestellt wird und der Emitter durch die dotierte Zone der zweiten Leitfähigkeit bereitgestellt wird, die in der Drain-Zone angeordnet ist. Es wird auch eine Halbleitereinheit bereitgestellt, welche über das oben beschriebene Verfahren gebildet wird.

公开(公告)号：DE112011103483B4

公开(公告)日：2015-02-05

申请号：DE112011103483

申请日：2011-07-27

Applicant: IBM

Inventor： WANG XINLIN ,  HENSON WILLIAM K ,  RIM KERN ,  LIANG YUE

IPC: H01L21/336 ,  H01L21/265 ,  H01L29/10 ,  H01L29/78

Abstract: Verfahren zur Herstellung einer Halbleiterstruktur, aufweisend: Bereitstellen einer Struktur, welche ein Si-Substrat 12, eine N- oder C-dotierte Si-Schicht 16, die auf einer oberen Fläche des Si-Substrats angeordnet ist, und eine SiGe-Kanal-Schicht 14 umfasst, die auf einer oberen Fläche der N- oder C-dotierten Si-Schicht angeordnet ist; Bilden eines pFET-Gate-Stapels 18 auf einer oberen Fläche der SiGe-Kanal-Schicht; und Bilden einer Source-Zone und einer Drain-Zone 26 in einem Abschnitt der SiGe-Schicht, einem Abschnitt der N- oder C-dotierten Si-Schicht 16' und an einem Standbereich des pFET-Gate-Stapels durch Ionenimplantation eines Dotierstoffs des p-Typs, wobei die Source-Zone und die Drain-Zone ein abruptes Übergangsprofil aufweisen.

公开(公告)号：GB2497060A

公开(公告)日：2013-05-29

申请号：GB201305909

申请日：2011-07-27

Applicant: IBM

Inventor： RIM KERN ,  HENSON WILLIAM K ,  LIANG YUE ,  WANG XINLIN

IPC: H01L29/06

Abstract: A semiconductor structure including a p-channel field effect transistor (pFET) device located on a surface of a silicon germanium (SiGe) channel 14 is provided in which the junction profile of the source region and the drain region 26 is abrupt. The abrupt source/drain junctions for pFET devices are provided in this disclosure by forming an N- or C-doped Si layer 16 directly beneath a SiGe channel layer 14 which is located above a Si substrate 12. A structure is thus provided in which the N- or C-doped Si layer 16 (sandwiched between the SiGe channel layer and the Si substrate) has approximately the same diffusion rate for a p-type dopant as the overlying SiGe channel layer. Since the N- or C-doped Si layer and the overlying SiGe channel layer 14 have substantially the same diffusivity for a p-type dopant and because the N- or C-doped Si layer 16 retards diffusion of the p-type dopant into the underlying Si substrate, abrupt source/drain junctions can be formed.

公开(公告)号：GB2497060B

公开(公告)日：2013-10-09

申请号：GB201305909

申请日：2011-07-27

Applicant: IBM

Inventor： RIM KERN ,  HENSON WILLIAM K ,  LIANG YUE ,  WANG XINLIN

IPC: H01L29/06

Abstract: A semiconductor structure including a p-channel field effect transistor (pFET) device located on a surface of a silicon germanium (SiGe) channel is provided in which the junction profile of the source region and the drain region is abrupt. The abrupt source/drain junctions for pFET devices are provided in this disclosure by forming an N- or C-doped Si layer directly beneath a SiGe channel layer which is located above a Si substrate. A structure is thus provided in which the N- or C-doped Si layer (sandwiched between the SiGe channel layer and the Si substrate) has approximately the same diffusion rate for a p-type dopant as the overlying SiGe channel layer. Since the N- or C-doped Si layer and the overlying SiGe channel layer have substantially the same diffusivity for a p-type dopant and because the N- or C-doped Si layer retards diffusion of the p-type dopant into the underlying Si substrate, abrupt source/drain junctions can be formed.

公开(公告)号：DE112011103483T5

公开(公告)日：2013-07-25

申请号：DE112011103483

申请日：2011-07-27

Applicant: IBM

Inventor： WANG XINLIN ,  HENSON WILLIAM K ,  RIM KERN ,  LIANG YUE

IPC: H01L21/336 ,  H01L29/78

Abstract: Es wird eine Halbleiterstruktur bereitgestellt, welche eine p-Kanal-Feldeffekttransistor(pFET)-Einheit aufweist, die auf einer Fläche eines Siliciumgermanium(SiGe)-Kanals 14 angeordnet ist, in welcher das Übergangsprofil der Source-Zone und der Drain-Zone 26 abrupt ist. Die abrupten Source/Drain-Übergänge für pFET-Einheiten werden in der vorliegenden Offenbarung durch Bilden einer N- oder C-dotierten Si-Schicht 16 direkt unterhalb einer SiGe-Kanal-Schicht 14 bereitgestellt, welche über einem Si-Substrat 12 angeordnet ist. So wird eine Struktur bereitgestellt, in welcher die N- oder C-dotierte Si-Schicht 16 (zwischen der SiGe-Kanal-Schicht und dem Si-Substrat angeordnet) ungefähr dieselbe Diffusionsgeschwindigkeit für einen Dotierstoff des p-Typs wie die darüber liegende SiGe-Kanal-Schicht aufweist. Da die N- oder C-dotierte Si-Schicht und die darüber liegende SiGe-Kanal-Schicht 14 im Wesentlichen dasselbe Diffusionsvermögen für einen Dotierstoff des p-Typs aufweisen und da die N- oder C-dotierte Si-Schicht 16 die Diffusion des Dotierstoff des p-Typs in das darunter liegende Si-Substrat verzögert, können abrupte Source/Drain-Übergänge gebildet werden.

公开(公告)号：DE112011103483T8

公开(公告)日：2013-10-02

申请号：DE112011103483

申请日：2011-07-27

Applicant: IBM

Inventor： WANG XINLIN ,  HENSON WILLIAM K ,  RIM KERN ,  LIANG YUE

IPC: H01L21/336 ,  H01L29/78

公开(公告)号：GB2487158A

公开(公告)日：2012-07-11

申请号：GB201206425

申请日：2010-10-18

Applicant: IBM

Inventor： PARK JAE-EUN ,  WANG XINLIN ,  CHEN XIANGDONG

IPC: H01L21/8249 ,  H01L27/06 ,  H01L27/12 ,  H01L29/66

Abstract: A method of forming a semiconductor device 100 having an asymmetrical source and drain. In one embodiment, the method includes forming a gate structure 15 on a first portion of the substrate 5 having a well 35 of a first conductivity. A source region 20 of a second conductivity and drain region 25 of the second conductivity is formed within the well 35 of the first conductivity in a portion of the substrate that is adjacent to the first portion of the substrate on which the gate structure is present. A doped region 30 of a second conductivity is formed within the drain region to provide an integrated bipolar transistor on a drain side of the semiconductor device, in which a collector is provided by the well of the first conductivity, the base is provided by the drain region of the second conductivity and the emitter is provided by the doped region of the second conductivity that is present in the drain region. A semiconductor device formed by the above-described method is also provided.