公开(公告)号：FR3064111B1

公开(公告)日：2019-04-19

申请号：FR1752069

申请日：2017-03-14

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： JULIEN FRANCK ,  NIEL STEPHAN ,  RICHARD EMMANUEL ,  WEBER OLIVIER

IPC: H01L21/331 ,  H01L21/822 ,  H01L29/72

Abstract: L'invention concerne un procédé de fabrication de premiers, deuxièmes et troisièmes transistors de types différents dans et sur des premières (LV), deuxièmes (MV) et troisièmes (HV) zones semiconductrices d'un circuit intégré, comprenant les étapes suivantes : a) déposer une première couche de diélectrique (16) et une première couche de silicium polycristallin (18) sur les troisièmes zones ; b) déposer une seconde couche de diélectrique (20) sur les deuxièmes zones ; c) déposer une couche d'interface (21) sur les premières zones ; d) déposer une couche de matériau à forte permittivité (22) puis une couche de matériau métallique (24) sur les premières et secondes zones ; e) déposer une seconde couche de silicium polycristallin (26) sur les premières, deuxièmes et troisièmes zones ; f) définir les grilles des transistors dans les troisièmes zones (HV) ; et g) définir les grilles des transistors dans les premières et deuxièmes zones.

公开(公告)号：FR3064111A1

公开(公告)日：2018-09-21

申请号：FR1752069

申请日：2017-03-14

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： JULIEN FRANCK ,  NIEL STEPHAN ,  RICHARD EMMANUEL ,  WEBER OLIVIER

IPC: H01L21/331 ,  H01L21/822 ,  H01L29/72

Abstract: L'invention concerne un procédé de fabrication de premiers, deuxièmes et troisièmes transistors de types différents dans et sur des premières (LV), deuxièmes (MV) et troisièmes (HV) zones semiconductrices d'un circuit intégré, comprenant les étapes suivantes : a) déposer une première couche de diélectrique (16) et une première couche de silicium polycristallin (18) sur les troisièmes zones ; b) déposer une seconde couche de diélectrique (20) sur les deuxièmes zones ; c) déposer une couche d'interface (21) sur les premières zones ; d) déposer une couche de matériau à forte permittivité (22) puis une couche de matériau métallique (24) sur les premières et secondes zones ; e) déposer une seconde couche de silicium polycristallin (26) sur les premières, deuxièmes et troisièmes zones ; f) définir les grilles des transistors dans les troisièmes zones (HV) ; et g) définir les grilles des transistors dans les premières et deuxièmes zones.

公开(公告)号：FR3049111B1

公开(公告)日：2018-04-13

申请号：FR1652379

申请日：2016-03-21

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： WEBER OLIVIER ,  RICHARD EMMANUEL ,  BOIVIN PHILIPPE

IPC: H01L25/16

公开(公告)号：FR3073319A1

公开(公告)日：2019-05-10

申请号：FR1760543

申请日：2017-11-09

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： ARNAUD FRANCK ,  GALPIN DAVID ,  ZOLL STEPHANE ,  HINSINGER OLIVIER ,  FAVENNEC LAURENT ,  ODDOU JEAN-PIERRE ,  BROUSSOUS LUCILE ,  BOIVIN PHILIPPE ,  WEBER OLIVIER ,  BRUN PHILIPPE ,  MORIN PIERRE

IPC: H01L21/822 ,  G11C13/02

Abstract: L'invention concerne un procédé de fabrication d'une puce électronique comportant des points mémoire à matériau à changement de phase (134) et des transistors (110, 112), comprenant : a) former les transistors et des premiers et deuxièmes vias (120B, 120A) s'étendant depuis des bornes (122A, 122B) des transistors et atteignant une même hauteur ; b) former un premier niveau de métal comprenant des premières pistes d'interconnexion (202) en contact avec les premiers vias (120B) ; c) former des éléments de chauffage (132) des matériaux à changement de phase sur les deuxièmes vias (120A) ; d) former les matériaux à changement de phase (134) sur les éléments de chauffage (132) ; et e) former un deuxième niveau de métal comprenant des deuxièmes pistes d'interconnexion et situé au-dessus des matériaux à changement de phase, et former des troisièmes vias (204) s'étendant des matériaux à changement de phase jusqu'aux deuxièmes pistes.

公开(公告)号：FR3066310A1

公开(公告)日：2018-11-16

申请号：FR1754198

申请日：2017-05-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  JEANNOT SIMON ,  WEBER OLIVIER

IPC: G11C11/40

Abstract: L'invention concerne une cellule mémoire comprenant un point mémoire (20, 21) de type RAM résistive et un transistor de sélection (22, 23), dans laquelle le point mémoire est disposé sur un flanc du transistor de sélection.

公开(公告)号：FR3066310B1

公开(公告)日：2020-01-24

申请号：FR1754198

申请日：2017-05-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  JEANNOT SIMON ,  WEBER OLIVIER

IPC: G11C11/40

Abstract: L'invention concerne une cellule mémoire comprenant un point mémoire (20, 21) de type RAM résistive et un transistor de sélection (22, 23), dans laquelle le point mémoire est disposé sur un flanc du transistor de sélection.

公开(公告)号：FR3079964A1

公开(公告)日：2019-10-11

申请号：FR1853043

申请日：2018-04-06

Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  FAGOT JEAN-JACQUES ,  PETITPREZ EMMANUEL ,  SOUCHIER EMELINE ,  WEBER OLIVIER

IPC: H01L21/77 ,  H01L21/8222 ,  H01L25/00