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    PROCEDE DE FABRICATION SIMULTANEE DE DIFFERENTS TRANSISTORS
    1.
    发明专利
    PROCEDE DE FABRICATION SIMULTANEE DE DIFFERENTS TRANSISTORS 未知

    公开(公告)号：FR3064111B1

    公开(公告)日：2019-04-19

    申请号：FR1752069

    申请日：2017-03-14

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

    Inventor： JULIEN FRANCK ,  NIEL STEPHAN ,  RICHARD EMMANUEL ,  WEBER OLIVIER

    IPC: H01L21/331 ,  H01L21/822 ,  H01L29/72

    Abstract: L'invention concerne un procédé de fabrication de premiers, deuxièmes et troisièmes transistors de types différents dans et sur des premières (LV), deuxièmes (MV) et troisièmes (HV) zones semiconductrices d'un circuit intégré, comprenant les étapes suivantes : a) déposer une première couche de diélectrique (16) et une première couche de silicium polycristallin (18) sur les troisièmes zones ; b) déposer une seconde couche de diélectrique (20) sur les deuxièmes zones ; c) déposer une couche d'interface (21) sur les premières zones ; d) déposer une couche de matériau à forte permittivité (22) puis une couche de matériau métallique (24) sur les premières et secondes zones ; e) déposer une seconde couche de silicium polycristallin (26) sur les premières, deuxièmes et troisièmes zones ; f) définir les grilles des transistors dans les troisièmes zones (HV) ; et g) définir les grilles des transistors dans les premières et deuxièmes zones.

    PROCEDE DE FABRICATION SIMULTANEE DE DIFFERENTS TRANSISTORS
    2.
    发明专利
    PROCEDE DE FABRICATION SIMULTANEE DE DIFFERENTS TRANSISTORS 未知

    公开(公告)号：FR3064111A1

    公开(公告)日：2018-09-21

    申请号：FR1752069

    申请日：2017-03-14

    Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

    Inventor： JULIEN FRANCK ,  NIEL STEPHAN ,  RICHARD EMMANUEL ,  WEBER OLIVIER

    IPC: H01L21/331 ,  H01L21/822 ,  H01L29/72

    Abstract: L'invention concerne un procédé de fabrication de premiers, deuxièmes et troisièmes transistors de types différents dans et sur des premières (LV), deuxièmes (MV) et troisièmes (HV) zones semiconductrices d'un circuit intégré, comprenant les étapes suivantes : a) déposer une première couche de diélectrique (16) et une première couche de silicium polycristallin (18) sur les troisièmes zones ; b) déposer une seconde couche de diélectrique (20) sur les deuxièmes zones ; c) déposer une couche d'interface (21) sur les premières zones ; d) déposer une couche de matériau à forte permittivité (22) puis une couche de matériau métallique (24) sur les premières et secondes zones ; e) déposer une seconde couche de silicium polycristallin (26) sur les premières, deuxièmes et troisièmes zones ; f) définir les grilles des transistors dans les troisièmes zones (HV) ; et g) définir les grilles des transistors dans les premières et deuxièmes zones.

    Procédé de fabrication de transistors hautes-tension sur un substrat du type silicium sur isolant
    6.
    发明专利
    Procédé de fabrication de transistors hautes-tension sur un substrat du type silicium sur isolant 未知

    公开(公告)号：FR3137787B1

    公开(公告)日：2025-05-02

    申请号：FR2206882

    申请日：2022-07-06

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： VILLARET ALEXANDRE ,  WEBER OLIVIER ,  ARNAUD FRANCK

    Abstract: Le procédé de fabrication d’au moins un transistor haute-tension (HV_NMOS, HV_PMOS) dans et sur une région haute tension (HV_REG) d’un substrat du type silicium sur isolant (SOI) comportant un film semiconducteur (FLM) ayant une première épaisseur (E1), électriquement isolé d’un substrat porteur (BLK) par une couche diélectrique enterrée (BOX), comprend une croissance par épitaxie du film semiconducteur (FLM), jusqu’à une deuxième épaisseur (E2, E3) supérieure à la première épaisseur (E1), sélectivement dans la région haute-tension (HV_REG). Figure pour l’abrégé : Fig 11

    ENSEMBLE DE CELLULES PRECARACTERISEES INTEGREES
    7.
    发明专利
    ENSEMBLE DE CELLULES PRECARACTERISEES INTEGREES 未知

    公开(公告)号：FR3118282A1

    公开(公告)日：2022-06-24

    申请号：FR2013447

    申请日：2020-12-17

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS SA

    Inventor： WEBER OLIVIER ,  LECOCQ CHRISTOPHE

    IPC: H01L21/331 ,  H01L27/092

    Abstract: Circuit intégré comprenant au moins une première cellule précaractérisée (STD100) encadrée par deux deuxièmes cellules précaractérisées (STD200), les trois cellules étant disposées au voisinage l’une de l’autre, chaque cellule comportant au moins un transistor NMOS (TNRVT)et au moins un transistor PMOS (TPLVT) situés dans et sur un substrat du type silicium sur isolant, ledit au moins un transistor PMOS (TPLVT) de la première cellule précaractérisée (STD100) ayant un canal comportant du silicium et du germanium, ledit au moins un transistor PMOS (TPHVT) de chaque deuxième cellule précaractérisée ayant un canal en silicium et une tension de seuil différente en valeur absolue de la tension de seuil dudit au moins un transistor PMOS (TPLVT) de la première cellule. Figure pour l’abrégé : Fig 9

    Transistors contraints et mémoire à changement de phase
    8.
    发明专利
    Transistors contraints et mémoire à changement de phase 未知

    公开(公告)号：FR3109838B1

    公开(公告)日：2022-05-20

    申请号：FR2004330

    申请日：2020-04-30

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： BERTHELON REMY ,  WEBER OLIVIER

    IPC: H01L21/77 ,  H01L21/8222

    Abstract: Transistors contraints et mémoire à changement de phase La présente description concerne un procédé de fabrication d'une puce électronique, comprenant les étapes successives consistant à : prévoir une couche semiconductrice située sur un isolant (130) recouvrant un substrat semiconducteur (110) ; oxyder des premières et deuxièmes portions de la couche semiconductrice jusqu'à l'isolant ; générer des contraintes (310L) dans des troisièmes portions (210) de la couche semiconductrice chacune s'étendant entre deux portions oxydées à l'étape précédente de la couche semiconductrice ; former des cavités s'étendant au moins jusqu'au substrat à travers les deuxièmes portions et l'isolant ; former des transistors bipolaires (545) dans au moins une partie des cavités et des premiers transistors à effet de champ (610) dans et sur les troisièmes portions ; et former des points mémoire (640) à changement de phase reliés aux transistors bipolaires. Figure pour l'abrégé : Fig. 6A

    Transistors contraints et mémoire à changement de phase
    9.
    发明专利
    Transistors contraints et mémoire à changement de phase 未知

    公开(公告)号：FR3109838A1

    公开(公告)日：2021-11-05

    申请号：FR2004330

    申请日：2020-04-30

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS

    Inventor： BERTHELON REMY ,  WEBER OLIVIER

    IPC: H01L21/77 ,  H01L21/8222

    Abstract: Transistors contraints et mémoire à changement de phase La présente description concerne un procédé de fabrication d'une puce électronique, comprenant les étapes successives consistant à : prévoir une couche semiconductrice située sur un isolant (130) recouvrant un substrat semiconducteur (110) ; oxyder des premières et deuxièmes portions de la couche semiconductrice jusqu'à l'isolant ; générer des contraintes (310L) dans des troisièmes portions (210) de la couche semiconductrice chacune s'étendant entre deux portions oxydées à l'étape précédente de la couche semiconductrice ; former des cavités s'étendant au moins jusqu'au substrat à travers les deuxièmes portions et l'isolant ; former des transistors bipolaires (545) dans au moins une partie des cavités et des premiers transistors à effet de champ (610) dans et sur les troisièmes portions ; et former des points mémoire (640) à changement de phase reliés aux transistors bipolaires. Figure pour l'abrégé : Fig. 6A

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