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公开(公告)号：KR1020020021450A
公开(公告)日：2002-03-21
申请号：KR1020000054161
申请日：2000-09-15
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: H03K19/0005
Abstract: PURPOSE: A programmable data output circuit is provided to control an on-chip termination at an on/off state and freely set a termination impedance by a desired value corresponding to a characteristic impedance of a transmission line at receiving data. CONSTITUTION: A programmable impedance controller(100) sets an impedance in an integrated circuit so as to fit to a value of a resistor connected to the exterior, and generates as a digital code an upper driver code(ZQU1-ZQU5) and a lower driver code(ZQD1-ZQD5). A multiplexer(200) multiplexes the upper driver code(ZQU1-ZQU5) and the lower driver code(ZQD1-ZQD5) from the programmable impedance controller(100) to generate multiplexing outputs(DOU1-5, DOU1B-DOU5B, DOD1-DOD1B, DOD1B-5B). A plurality of control signal generators(250a-250e) control impedance elements of corresponding output drivers(300a-300e) in response to corresponding multiplexing outputs.
Abstract translation: 目的：提供一个可编程数据输出电路，用于在开/关状态下控制片上终止，并在接收数据时自动将终端阻抗设置为与传输线特性阻抗对应的期望值。 构成：可编程阻抗控制器（100）将集成电路中的阻抗设置为适合与外部连接的电阻器的值，并且产生数字代码为上驱动器代码（ZQU1-ZQU5）和下驱动器 代码（ZQD1-ZQD5）。 多路复用器（200）将来自可编程阻抗控制器（100）的上驱动码（ZQU1-ZQU5）和下驱动码（ZQD1-ZQD5）复用以产生复用输出（DOU1-5，DOU1B-DOU5B，DOD1-DOD1B， DOD1B-5B）。 响应于相应的复用输出，多个控制信号发生器（250a-250e）控制对应的输出驱动器（300a-300e）的阻抗元件。
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公开(公告)号：KR1020010017170A
公开(公告)日：2001-03-05
申请号：KR1019990032546
申请日：1999-08-09
Applicant: 삼성전자주식회사
IPC: G11C11/401
CPC classification number: H03K17/164
Abstract: PURPOSE: Circuits of controlling variable impedance and driving off-chip for a semiconductor apparatus are provided to solve the problem of impedance mismatching with external devices by preventing the change of VDD voltage from interfering with the devices in the memory . CONSTITUTION: In a ZQ detector(100) of a circuit of variable impedance control and off-chip driver for semiconductor apparatus, the second voltage supply(VDDQ) drives the inverters(IN2,IN3) within an array driver(30-2). Thus each part of the array driver(30-2) operates individually according the first and second voltage supplies(VDD,VDDQ), all parts of transistor arrays operate to the second voltage supply(VDDQ). All the maximum amplitudes of the gate-source voltages of the PMOS transistors(P1-P6) and NMOS transistors(N1-N6) become the second voltage(VDDQ). Thus, the fluctuation of the first voltage(VDD) does not affect the gate-source voltages of the NMOS transistors(N1-N6) as the array(20-1) operates independently. In short, it is possible to prevent or minimize the error of transmitting the output signal because impedance matching is maintained even when the first voltage(VDD) varies.
Abstract translation: 目的：通过防止VDD电压的变化干扰存储器中的器件，提供了控制半导体器件的可变阻抗和片外驱动的电路，以解决与外部器件阻抗失配的问题。 构成：在用于半导体装置的可变阻抗控制和芯片外驱动器的电路的ZQ检测器（100）中，第二电压源（VDDQ）驱动阵列驱动器（30-2）内的反相器（IN2，IN3）。 因此，阵列驱动器（30-2）的每个部分根据第一和第二电压源（VDD，VDDQ）单独运行，晶体管阵列的所有部分对第二电压源（VDDQ）运行。 PMOS晶体管（P1-P6）和NMOS晶体管（N1-N6）的栅 - 源电压的所有最大幅度变为第二电压（VDDQ）。 因此，随着阵列（20-1）独立运行，第一电压（VDD）的波动不影响NMOS晶体管（N1-N6）的栅极 - 源极电压。 简而言之，即使当第一电压（VDD）变化时，也能够保持发送输出信号的误差，所以可以保持阻抗匹配。
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公开(公告)号：KR1020000038594A
公开(公告)日：2000-07-05
申请号：KR1019980053649
申请日：1998-12-08
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: PURPOSE: A semiconductor device having impedance control function is provided to variously control impedance of output driver by using a wire bonding option bonding only wires to corresponding pad during wire bonding process. CONSTITUTION: A semiconductor device having impedance control function comprises an impedance controller(100), an impedance control code generator(110), an output buffer(120) and an output driver(140). The impedance controller(100) outputs binary signals for controlling impedance by plural bads grounded. The impedance control code generator(110) logically products the binary signals from the controller and output control signals to output plural impedance control code signals. The output buffer(120) buffers input data signals and output plural buffering signals in response to the impedance control code signals.
Abstract translation: 目的：提供一种具有阻抗控制功能的半导体器件，通过使用在引线接合过程中仅将导线连接到相应的焊盘上的引线接合选项来不同地控制输出驱动器的阻抗。 构成：具有阻抗控制功能的半导体器件包括阻抗控制器（100），阻抗控制代码发生器（110），输出缓冲器（120）和输出驱动器（140）。 阻抗控制器（100）输出用于通过多个接地的阻抗控制阻抗的二进制信号。 阻抗控制码发生器（110）逻辑地产生来自控制器的二进制信号并输出控制信号以输出多个阻抗控制码信号。 输出缓冲器（120）响应于阻抗控制代码信号缓冲输入数据信号并输出多个缓冲信号。
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公开(公告)号：KR1019990048762A
公开(公告)日：1999-07-05
申请号：KR1019970067534
申请日：1997-12-10
Applicant: 삼성전자주식회사
Inventor： 조욱래
IPC: H03B5/20
Abstract: 본 발명은 RC 오실레이터 회로에 관한 것으로, 제 1 저항과 캐패시터를 갖는 RC 발진 회로와 상기 RC 발진 회로의 입력 전압의 변화에 대응하여 안정된 발진 신호를 출력하도록 조정하는 딜레이 회로 및 상기 딜레이 회로로부터 발진 신호를 받아들여서 이를 증폭하여 출력하는 증폭 회로를 포함한다. 그리고 딜레이 회로는 저항으로 구비되며, 이는 RC 발진 회로의 저항값보다 2 배 이상 큰 저항값을 갖는다. 따라서 입력 전압의 변화에 따라 안정된 발진 주파수를 출력한다.
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公开(公告)号：KR1019990048177A
公开(公告)日：1999-07-05
申请号：KR1019970066794
申请日：1997-12-08
Applicant: 삼성전자주식회사
Inventor： 조욱래
IPC: G11C7/00
Abstract: 본 발명에 따른 반도체 메모리 장치는 적어도 하나의 공통 입/출력핀과; 적어도 하나의 테스트 핀과; 상기 출력 활성화 신호를 반전시키기 위한 인버터 회로와; 상기 공통 입/출력핀에 접속된 풀업 트랜지스터 및 풀다운 트랜지스터로 이루어지며, 풀업 및 풀다운 신호들에 응답하여서 상기 공통 입/출력핀을 전원 전압과 접지 전위 중 하나로 연결시키기 위한 구동 회로와; 데이터 및 상기 출력 활성화 신호를 받아들여서 상기 풀업 트랜지스터를 제어하기 위한 상기 풀업 신호를 발생하는 풀업 제어 회로와; 상기 데이터 및 반전된 상기 출력 활성화 신호를 받아들여서 상기 풀다운 트랜지스터를 제어하기 위한 상기 풀다운 신호를 발생하는 풀다운 제어 회로 및; 상기 테스트 핀에 접속되며, 상기 출력 활성화 신호가 비활성화되는 동안에 상기 풀업 및 풀다운 신호를 받아들여서 상기 공통 입/출력핀이 플로팅 상태인지 유무를 검출한 신호를 발생하여서 상기 테스트 핀을 통해서 출력하는 검출 수단을 포함한다.
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Patent Agency Ranking
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公开(公告)号：KR1020090002843A
公开(公告)日：2009-01-09
申请号：KR1020070067135
申请日：2007-07-04
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L23/5258 , G01R31/31704 , H01L22/32 , H01L23/62 , H01L24/48 , H01L24/49 , H01L25/0657 , H01L2224/05553 , H01L2224/05554 , H01L2224/16145 , H01L2224/32145 , H01L2224/48091 , H01L2224/48145 , H01L2224/49175 , H01L2225/06506 , H01L2225/06513 , H01L2924/00014 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207 , H01L2924/00012
Abstract: The dual mirror chip, the wafer including the same and the multi-chip package including the chip are provided to test two neighboring chips at the same time and to shorten the test time. The dual mirror chip(100) comprises the first type chip(10), the second type chip(20), and the metal line part(13) and the scribe line(15). The first type chip comprises the first input pad part(11) arranged in the right and the first output pad shift(12) arranged in the left. The second type chip comprises the second input pad part(21) which is arranged in the right and the second output pad shift(22) arranged in the left. The metal line part connects the input pad of the first type chip and input pad of the second type chip. The scribe line is the sawing reference line for separating the first type chip and the second type chip from the wafer.
Abstract translation: 提供双镜片芯片，包括该晶片的晶片和包括芯片的多芯片封装，以同时测试两个相邻的芯片并缩短测试时间。 双镜片芯片（100）包括第一类型芯片（10），第二类型芯片（20）和金属线部分（13）和划线（15）。 第一类型芯片包括布置在右侧的第一输入焊盘部分（11）和布置在左侧的第一输出焊盘移位（12）。 第二型芯片包括布置在右侧的第二输入焊盘部分（21）和布置在左侧的第二输出焊盘位移（22）。 金属线部分连接第一类型芯片的输入焊盘和第二类型芯片的输入焊盘。 划线是用于从晶片分离第一类型芯片和第二类型芯片的锯切参考线。
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公开(公告)号：KR100809963B1
公开(公告)日：2008-03-07
申请号：KR1020070049761
申请日：2007-05-22
Applicant: 삼성전자주식회사
Abstract: 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치가 개시된다. 그러한 데이터 입출력 경로의 한 구성요소인 라이트 드라이빙 회로를 갖는 반도체 메모리 장치에 있어서, 상기 라이트 드라이빙 회로는, 상기 메모리 셀에 라이트될 데이터의 레벨보다 작은 레벨의 데이터로 드라이브하고 이를 제1 데이터 입력라인 쌍에 출력하는 제1 라이트 드라이버부; 및 상기 제1 라이트 드라이버부로부터 제공되는 데이터를 수신하여 상기 메모리 셀에 라이트될 데이터의 레벨까지 드라이브하여 상기 메모리 셀과 연결된 선택 비트라인 쌍에 제공하는 제2 라이트 드라이버부를 구비한다. 그리하여, 본 발명은 데이터 입출력 경로를 구성하며 비트라인에 연결된 주변회로들의 부하로 인한 동작 속도의 저하 문제를 개선하며, 컬럼 패스 게이트의 개수를 현저히 줄임으로써 칩 사이즈를 감소시킬 수 있다.
메모리, 비트라인, 센스앰프, 데이터 리드, 데이터 라이트, 챠지 쉐어링-
公开(公告)号：KR100745376B1
公开(公告)日：2007-08-02
申请号：KR1020070049759
申请日：2007-05-22
Applicant: 삼성전자주식회사
Abstract: 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치가 개시된다. 그러한 데이터 입출력 경로를 갖는 반도체 메모리 장치는, 복수 개의 비트라인 쌍들을 각각 구비한 복수 개의 메모리 블록들; 상기 메모리 블록들 내에서 I/O 포트 별로 분할 배치되며, 상기 복수 개의 비트라인 쌍들 중 어드레스에 의해 선택된 하나의 비트라인 쌍에 나타나는 데이터를 감지하여 제1 레벨로 증폭하기 위한 제1 센스앰프들; 및 상기 제1 센스앰프들 중 제1 방향으로 동일하게 배치된 메모리 블록들에 연결된 제1 센스앰프들의 리드 섹션 데이터라인 쌍들에 나타나는 데이터를 감지하여 상기 제1 레벨보다 높은 제2 레벨로 증폭하기 위해 하나의 리드 섹션 데이터라인 쌍마다 하나씩 배치된 제2 센스앰프들을 구비하여 데이터 입출력 경로를 구성한다. 그리하여, 본 발명은 데이터 입출력 경로를 구성하며 비트라인에 연결된 주변회로들의 부하로 인한 동작 속도의 저하 문제를 개선시킬 수 있다.
메모리, 비트라인, 센스앰프, 데이터 리드, 데이터 라이트, 챠지 쉐어링-
公开(公告)号：KR1020070058422A
公开(公告)日：2007-06-08
申请号：KR1020070049761
申请日：2007-05-22
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1096 , G11C7/06 , G11C7/18 , G11C2207/2227
Abstract: A semiconductor memory device having an advanced data input/output path is provided to reduce power consumption by reducing the path where data is fully swung to a CMOS level during a data read operation. A semiconductor memory device has a write driving circuit to write data in a memory cell. The write driving circuit includes a first write driver part and a second write driver part. The first write driver part drives data with a smaller level than data to be written in the memory cell and then outputs the data to a first data input line pair. The second write driver part receives data from the first write driver part and then drives the data to the data level to be written in the memory cell, and then provides the data to a selection bit line pair connected to the memory cell.
Abstract translation: 提供具有高级数据输入/输出路径的半导体存储器件，以在数据读取操作期间将数据完全摆动到CMOS电平的路径减少功率消耗。 半导体存储器件具有写入驱动电路以将数据写入存储单元。 写入驱动电路包括第一写入驱动器部分和第二写入驱动器部分。 第一写入驱动器部分驱动比要写入存储器单元的数据更小的数据，然后将数据输出到第一数据输入线对。 第二写入驱动器部分从第一写入驱动器部分接收数据，然后将数据驱动到要写入存储器单元的数据级，然后将数据提供给连接到存储器单元的选择位线对。
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