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公开(公告)号：KR1020090059706A
公开(公告)日：2009-06-11
申请号：KR1020070126705
申请日：2007-12-07
Applicant: 한국전자통신연구원
IPC: H03M13/37
CPC classification number: H03M13/2957 , H03M13/3972 , H03M13/6502 , H03M13/6522
Abstract: A turbo permutator and a turbo decoder including the same are provided to perform a permutation operation according to forward/reverse direction state metric calculation by pre-calculating a permutation address value of a following step according to a calculation order of the forward/reverse direction state metric. A forward direction address median generator(31) calculates a first median. The first median is used in order to calculate a reverse direction state metric of a first sliding window. A forward/reverse address generator(32) receives the first median, and generates a reverse direction address corresponding to a storage position of a previous log-likelihood ratio. The forward/reverse address generator generates a forward direction address for storing a present log-likelihood ratio. A permutator RAM(33) stores the previous log-likelihood ratio in response to the reverse direction address. The permutator RAM stores a present log ratio in response to the forward direction address.
Abstract translation: 提供一种turbo置换器和包括其的turbo解码器，以根据正向/反向方向状态度量计算执行置换操作，通过根据正向/反向状态的计算顺序预先计算后续步骤的置换地址值 度量。 正向地址中值发生器（31）计算第一中值。 为了计算第一滑动窗口的反方向状态度量，使用第一中值。 正向/反向地址发生器（32）接收第一中值，并且产生与先前对数似然比的存储位置对应的反向地址。 正向/反向地址发生器产生用于存储当前对数似然比的正向地址。 置换器RAM（33）响应于反方向地址存储先前的对数似然比。 置换器RAM响应于正向地址存储当前对数比。
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公开(公告)号：KR100863749B1
公开(公告)日：2008-10-16
申请号：KR1020070035237
申请日：2007-04-10
Applicant: 한국전자통신연구원
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 디지털신호처리프로세서의 소비전력 관리 제어장치 및 그를 이용한 소비전력 관리 시스템과 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 디지털신호처리프로세서에서 동적 소비전력 및 정적인 소비전력을 세밀한 모듈단위로 제어하여 전체적인 소비전력을 줄이기 위한, 디지털신호처리프로세서의 소비전력 관리 제어장치 및 그를 이용한 소비전력 관리 시스템과 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 디지털신호처리프로세서의 소비전력 관리 시스템에 있어서, PSM(Power Saving Mode) 명령어 및 일반 명령어가 삽입된 프로그램을 디코딩하되, 명령어 디코딩 시 해당 명령어 수행에 필요한 모듈 정보를 소비전력 관리 제어수단으로 전달하기 위한 명령어 디코딩 수단; 상기 소비전력 관리 제어수단으로부터 파이프라인 조절신호(Pipeline Stall)를 입력받음에 따라 파이프 라인을 통한 데이터의 전송을 차단 및 재개하기 위한 파이프라인 제어수단; 및 상기 명령어 디코딩 수단에서 디코딩한 PSM 명령어 및 일반 명령어에 따라 PSM 상태 레지스터 및 PSM 플래그 레지스터의 해당 비트를 셋/리셋하여 각 모듈 단위로 전원을 제어하기 위한 상기 소비전력 관리 제어수단을 포함함.
4. 발명의 중요한 용도
본 발명은 디지털신호처리프로세서 등에 이용됨.
디지털신호처리프로세서, 소비전력, PSM 명령어, PSMSR(Power Saving Mode Status Register), PSMFR(Power Saving Mode Flag Register)-
公开(公告)号：KR1020080026673A
公开(公告)日：2008-03-26
申请号：KR1020060091313
申请日：2006-09-20
Applicant: 한국전자통신연구원
IPC: G06F7/44
CPC classification number: G06F9/3001
Abstract: An apparatus and a method for processing digital signals for an MAC(Multiply-and-Accumulate) operation are provided to simultaneously access a plurality of operands required for parallel MAC operations to improve memory access capacity and prevent the generation of overflow in accumulative registers in MAC blocks without having an additional clock cycle. A digital signal processor for performing an MAC operation includes a first memory(127), a second memory(126) and an MAC operation execution unit. The first memory stores a plurality of first operands and the second memory stores a plurality of second operands. The MAC operation execution unit performs parallel MAC operations on the first operands and the second operands. The MAC operation execution unit includes a plurality of parallel MAC blocks(140,141) arranged in parallel and performs parallel MAC operations on the first operands output in parallel from the first memory and the second operands output in parallel from the second memory.
Abstract translation: 提供用于处理用于MAC（乘法和累加）操作的数字信号的装置和方法，以同时访问并行MAC操作所需的多个操作数，以提高存储器访问容量并防止在MAC中的累积寄存器中产生溢出 块没有额外的时钟周期。 用于执行MAC操作的数字信号处理器包括第一存储器（127），第二存储器（126）和MAC操作执行单元。 第一存储器存储多个第一操作数，并且第二存储器存储多个第二操作数。 MAC操作执行单元对第一操作数和第二操作数执行并行MAC操作。 MAC操作执行单元包括并行排列的多个并行MAC块（140,141），并且对从第一存储器并行输出的第一操作数和从第二存储器并行输出的第二操作数执行并行MAC操作。
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公开(公告)号：KR100759797B1
公开(公告)日：2007-09-20
申请号：KR1020050078826
申请日：2005-08-26
Applicant: 한국전자통신연구원
IPC: H04L27/26
Abstract: 본 발명은 통신 신호의 모드 및 프레임 동기를 구하는 방법 및 그 장치를 개시한다.
본 발명에 의하면, 특히 Eureka-147에 따른 통신에 있어서, 모드 검출과 프레임 동기 기능을 동시에 수행하여 수신기 가동 초기의 동기에 소요되는 지연시간을 줄일 수 있으며, 자동 모드 검출 및 프레임 동기에 사용되는 프레임의 인덱스를 모드에 관계없이 프레임 길이가 가장 짧은 모드의 인덱스를 사용하면서 인덱스의 비트 수를 조절할 수 있도록 하여 인덱스 카운터는 물론, 인덱스를 이용한 연산에 사용되는 하드웨어 리소스를 절약하여 소모 전력을 줄일 수 있도록 하며, 기준 위상 심볼의 모양에 의해 나타나는 에너지 비 신호의 파동 현상에 의한 성능 열화를 없애며, 전송 신호에 한 개의 윈도우의 에너지 만을 구하여 이를 이용하여 2개 윈도우에 의한 에너지 비 신호를 구하도록 하여 하드웨어 리소스와 계산량을 줄이고, 동작 초기의 모드 검출 후에 전송 신호를 검출하는 기능 즉, 수신기가 음영 지역에 들어 갔거나 전송 신호가 미약할 경우를 검출하여 인터럽터 등의 방법으로 전송 신호가 없음을 알려주고 내부적으로는 신호를 재 검색하여 외부적인 조치가 필요 없이 자동으로 복구하는 기능을 가지도록 하여 통신 장비에 대한 신뢰성을 대폭 향상시킨다.-
公开(公告)号：KR100747487B1
公开(公告)日：2007-08-08
申请号：KR1020050042911
申请日：2005-05-23
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지털 멀티미디어 방송(DMB)용 리드-솔로몬 디코더(Reed-Solomon decoder)에 있어서, 특히 단일의 유클리드 알고리즘 연산 셀을 사용하여, 계산 회로의 규모를 줄이고 유클리드 연산셀의 회로 구성을 단순화 함으로써 저전력 동작에 효율적인 리드-솔로몬 복호 장치 및 수정된 유클리드 알고리즘 연산회로를 제공함에 있다.
본 발명에 따른 수정된 유클리드 알고리즘 연산회로에 의한 방법은 R(x)와 Q(x)의 차수값을 각각 변수로 두어 다항식으로부터 직접 계산하지 않고 조건에 따라 계산이 되게 하여, 수정된 유클리드 알고리즘 멈춤 조건이 사라지는 대신 2*t번 루프를 반복하도록 하여 제어가 쉽도록 한다.
디지털 멀티미디어 방송(DMB), 리드-솔로몬 복호 장치(Reed-Solomon decoder), 신드롬 계산 회로, 유클리드 알고리즘 계산 셀, 오류 위치 및 오류 값-
Patent Agency Ranking
公开(公告)号：KR1020060065452A
公开(公告)日：2006-06-14
申请号：KR1020050042911
申请日：2005-05-23
Applicant: 한국전자통신연구원
CPC classification number: H03M13/1515 , G06F17/156 , H03M13/1535 , H03M13/6522
Abstract: 본 발명은 디지털 멀티미디어 방송(DMB)용 리드-솔로몬 디코더(Reed-Solomon decoder)에 있어서, 특히 단일의 유클리드 알고리즘 연산 셀을 사용하여, 계산 회로의 규모를 줄이고 유클리드 연산셀의 회로 구성을 단순화 함으로써 저전력 동작에 효율적인 리드-솔로몬 복호 장치 및 수정된 유클리드 알고리즘 연산회로를 제공함에 있다.
본 발명에 따른 수정된 유클리드 알고리즘 연산회로에 의한 방법은 R(x)와 Q(x)의 차수값을 각각 변수로 두어 다항식으로부터 직접 계산하지 않고 조건에 따라 계산이 되게 하여, 수정된 유클리드 알고리즘 멈춤 조건이 사라지는 대신 2*t번 루프를 반복하도록 하여 제어가 쉽도록 한다.
디지털 멀티미디어 방송(DMB), 리드-솔로몬 복호 장치(Reed-Solomon decoder), 신드롬 계산 회로, 유클리드 알고리즘 계산 셀, 오류 위치 및 오류 값-
公开(公告)号：KR1020060065451A
公开(公告)日：2006-06-14
申请号：KR1020050042909
申请日：2005-05-23
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지털 자동 이득 제어장치에 관한 것으로, AGC 입력신호 I,Q에 이득조절부로부터 출력된 이득값을 곱하여 충분한 비트 레졸루션을 갖도록 AGC 출력신호 I,Q를 출력하기 위한 이득계산부와, 상기 이득계산부로 출력된 AGC 출력신호 I,Q에 대한 신호전력을 추출하기 위한 전력추출부와, 상기 전력추출부로부터 추출된 신호전력을 제공받아 미리 설정된 패킷 단위의 일정구간 동안의 평균전력레벨을 추출하기 위한 평균전력추출부와, 상기 평균전력추출부로부터 추출된 평균전력레벨을 제공받아 로그값으로 변환하기 위한 로그연산부와, 상기 로그연산부로부터 변환된 로그값과 미리 설정된 임계값을 비교하여 그 차이값을 출력하기 위한 비교부와, 상기 비교부로부터 출력된 차이값에 따라 이득을 조절하여 상기 이득계산부로 상기 조절된 이득값을 출력하기 위한 이득조절부를 포함함으로써, 패킷 또는 심볼 단위의 일정구간별 균일한 신호전력레벨을 유지할 수 있는 효과가 있다.
디지털 자동 이득 제어장치, 심볼, 패킷, 이득계산부, 전력추출부, 평균전력추출부, 이득조절부-
公开(公告)号：KR1020060064506A
公开(公告)日：2006-06-13
申请号：KR1020050078826
申请日：2005-08-26
Applicant: 한국전자통신연구원
IPC: H04L27/26
Abstract: 본 발명은 통신 신호의 모드 및 프레임 동기를 구하는 방법 및 그 장치를 개시한다.
본 발명에 의하면, 특히 Eureka-147에 따른 통신에 있어서, 모드 검출과 프레임 동기 기능을 동시에 수행하여 수신기 가동 초기의 동기에 소요되는 지연시간을 줄일 수 있으며, 자동 모드 검출 및 프레임 동기에 사용되는 프레임의 인덱스를 모드에 관계없이 프레임 길이가 가장 짧은 모드의 인덱스를 사용하면서 인덱스의 비트 수를 조절할 수 있도록 하여 인덱스 카운터는 물론, 인덱스를 이용한 연산에 사용되는 하드웨어 리소스를 절약하여 소모 전력을 줄일 수 있도록 하며, 기준 위상 심볼의 모양에 의해 나타나는 에너지 비 신호의 파동 현상에 의한 성능 열화를 없애며, 전송 신호에 한 개의 윈도우의 에너지 만을 구하여 이를 이용하여 2개 윈도우에 의한 에너지 비 신호를 구하도록 하여 하드웨어 리소스와 계산량을 줄이고, 동작 초기의 모드 검출 후에 전송 신호를 검출하는 기능 즉, 수신기가 음영 지역에 들어 갔거나 전송 신호가 미약할 경우를 검출하여 인터럽터 등의 방법으로 전송 신호가 없음을 알려주고 내부적으로는 신호를 재 검색하여 외부적인 조치가 필요 없이 자동으로 복구하는 기능을 가지도록 하여 통신 장비에 대한 신뢰성을 대폭 향상시킨다.-
公开(公告)号：KR100450753B1
公开(公告)日：2004-10-01
申请号：KR1020020027333
申请日：2002-05-17
Applicant: 한국전자통신연구원
IPC: H03M7/42
CPC classification number: H03M7/42
Abstract: Provided is a programmable variable-length decoder that interfaces with an external processor. The programmable variable-length decoder includes a memory buffer, a latching unit, a multiplexing unit, a first barrel shifter, a decoding unit, and a control unit. The memory buffer stores input serial bit stream data for decoding in fixed-length data segments and outputs the stored bit stream data in response to a first control signal. The latching unit temporarily stores data output from the memory buffer and outputs the stored data in response to the first control signal. The multiplexing unit selects data from the latching unit and outputs the selected data. The first barrel shifter shifts the output of the multiplexing unit by the value of a second control signal and outputs the shifted data. The decoding unit decodes the output of the first barrel shifter and outputs decoded codewords and the bit length of the decoded codewords. The control unit adds together the bit lengths of currently decoded codewords and the bit lengths of previously decoded codewords, stores the sum, generates the first control signal and the second control signal based on the sum, and outputs the first control signal and the second control signal to the latching unit and the first barrel shifter.
Abstract translation: 提供了与外部处理器接口的可编程可变长度解码器。 可编程可变长度解码器包括存储缓冲器，锁存单元，复用单元，第一桶形移位器，解码单元和控制单元。 存储器缓冲器存储用于以固定长度数据段解码的输入串行比特流数据，并响应于第一控制信号输出存储的比特流数据。 锁存单元临时存储从存储缓冲器输出的数据，并响应于第一控制信号输出存储的数据。 多路复用单元从锁存单元选择数据并输出选择的数据。 第一桶形移位器将复用单元的输出移位第二控制信号的值并输出经移位的数据。 解码单元解码第一桶形移位器的输出，并输出解码码字和解码码字的比特长度。 控制单元将当前解码的码字的比特长度和先前解码的码字的比特长度相加在一起，存储该和，基于该总和生成第一控制信号和第二控制信号，并且输出第一控制信号和第二控制 发信号给锁定单元和第一桶形移位器。
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公开(公告)号：KR102245339B1
公开(公告)日：2021-04-29
申请号：KR1020170079385
申请日：2017-06-22
Applicant: 한국전자통신연구원
IPC: H04B1/00
Abstract: 본발명에서는멀티신호원생성장치가제공된다. 멀티신호원생성장치는, 제 1 주파수를갖는제 1 소스신호를생성하여제 1 출력포트로전달하는전압제어발진기, 상기제 1 소스신호또는외부소스신호를선택하여출력하는 SPDT 스위치, 상기 SPDT 스위치에서선택되어출력되는상기제 1 소스신호의전력을증폭하는제 1 전력증폭기, 그리고상기증폭된제 1 소스신호의주파수를체배하고, 상기주파수가체배된신호의전력을분배하여멀티소스신호들을생성하는멀티소스변환부를포함하되, 상기제 1 소스신호및 상기멀티소스신호들의주파수는밀리미터파대역또는서브-테라헤르츠파대역에포함된다.
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