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公开(公告)号：KR1020010075868A
公开(公告)日：2001-08-11
申请号：KR1020000002765
申请日：2000-01-21
IPC: H04L12/50
Abstract: PURPOSE: An apparatus for detecting an error of a synchronous clock and ATM(Asynchronous Transfer Mode) switch using the same is provided to detect an error according to a jitter of a synchronous signal, detect a wander phenomenon, and perform a normal clock monitoring function irrespective of a metastability of a circuit element. CONSTITUTION: A counter(401-1) divides an inputted clock and output a frequency division signal with a m-times period of a period of the input clock to provide the frequency division signal to a one shot generator(403-1) directly and provides the frequency division signal to a one shot generator(403-2) through a delay buffer(404). The one shot generators(403-1,403-2) are synchronized to a monitoring reference clock(Clock-3) generated in a synchronous clock source in a switch module and generates a one-shot pulse throughout one period of the clock(clock-3) on the basis of a rising transition time of a monitoring reference clock primarily generated after a rising transition time of a m-divided signal of a monitoring object clock outputted from the counter(401-1). Initialized modulo-m binary counters(401-2,401-3) outputs one-shot pulses corresponding to one period of the clock(clock-3) through output terminals after an m-period of the clock(clock-3). One-shot pulses generated in the one shot generators(403-1,403-2) and one-shot pulses generated in the one-shot generators(401-2,401-3) are compared through exclusive OR gates(406-1,406-2). The compared signal is sampled by an m-period sample circuit having multiplexers(400-4,400-5) and flip-flops(402-2,402-3) and the sampled signal is judged by an NAND gate(407).
Abstract translation: 目的：提供一种用于检测同步时钟的错误和使用其的ATM（异步传输模式）开关的装置，以根据同步信号的抖动来检测错误，检测漫游现象，并执行正常的时钟监视功能 而不管电路元件的亚稳态。 构成：计数器（401-1）对输入的时钟进行分频并输出具有输入时钟的周期的m次周期的分频信号，以将分频信号直接提供给单次发生器（403-1），并且 通过延迟缓冲器（404）向单击发生器（403-2）提供分频信号。 一次发生器（403-1,403-2）与开关模块中的同步时钟源中产生的监视参考时钟（Clock-3）同步，并在整个时钟周期（时钟-3）产生单触发脉冲 基于从计数器（401-1）输出的监视对象时钟的m分割信号的上升转变时间之后主要产生的监视基准时钟的上升沿时间。 初始化的模二进制计数器（401-2,401-3）在时钟（时钟-3）的m周期之后通过输出端子输出与时钟（时钟-3）的一个周期对应的单触发脉冲。 在单触发发生器（401-1,403-2）中产生的单触发脉冲和在单触发发生器（401-2,401-3）中产生的单触发脉冲通过异或门（406-1,406-2）进行比较。 比较信号由具有复用器（400-4,400-5）和触发器（402-2,402-3）的m周期采样电路采样，并且采样信号由NAND门判断（407）。
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公开(公告)号：KR100258093B1
公开(公告)日：2000-06-01
申请号：KR1019970065712
申请日：1997-12-03
IPC: H04L7/02
Abstract: PURPOSE: A device of synchronizing buffer of an ATM switch is provided to reduce the number of devices and the number of the pins of the switch by using an output buffer ATM switch as a master/slave , and by synchronizing reading and writing the cell storage buffer. CONSTITUTION: In a device of synchronizing buffer of an ATM switch, a section of input synchronization, multiplexing and extracting header data(39) synchronizes and multiplexes a cell data of bit streams and extracts the header data. The extracted head data is sent to a routing controller(311) and the cell data is sent to a buffer controller. The routing controller(311) produces a write/read request signal(35) responding to the received header data and sends the signal to a cell buffer controller(310). The cell buffer controller(310) produces a cell buffer control signal, that is, selection/write/read address responding to the routing controller(311). A master switching device reads or writes into the cell buffer using the cell buffer control signal and sends the control signal to a slave switching device. The slave switching device reads or writes into the cell buffer with the control signal sent from the master switching device not with a cell buffer control signal(36) the slave switching device has created on its own. Cells(37) read from the buffer are reverse multiplexed and converted by a reverse multiplexor/parallel-serial convertor(312).
Abstract translation: 目的：提供ATM交换机同步缓冲器的装置，通过使用输出缓冲器ATM交换机作为主/从机，通过同步读取和写入存储单元来减少设备数量和交换机引脚数量 缓冲。 构成：在ATM交换机的同步缓冲器的设备中，输入同步，复用和提取标题数据（39）的一部分同步并复用位流的单元数据并提取标题数据。 提取的头数据被发送到路由控制器（311），并且小区数据被发送到缓冲器控制器。 路由控制器（311）产生响应于所接收的报头数据的写/读请求信号（35），并将信号发送到信元缓冲控制器（310）。 单元缓冲器控制器（310）产生单元缓冲器控制信号，即响应于路由控制器（311）的选择/写/读地址。 主交换设备使用单元缓冲器控制信号读取或写入单元缓冲器，并将控制信号发送到从设备。 从设备开关设备以从主交换设备发送的控制信号不用从属交换设备自己创建的单元缓冲控制信号（36）读或写入单元缓冲器。 从缓冲器读取的单元（37）被反向多路复用并由反向多路复用器/并行串行转换器（312）转换。
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公开(公告)号：KR100248412B1
公开(公告)日：2000-03-15
申请号：KR1019970055642
申请日：1997-10-28
IPC: H01R33/76
Abstract: 본 발명은 성능이 검증된 PGA(Pin Grid Array)형의 ASIC을 BGA(Ball Grid Array) 형 ASIC으로 개량했을 때 새로 개발된 BGA형 ASIC의 시험 문제가 대두 된다. 따라서, 본 발명은 기 제작된 PGA형 ASIC 성능 검증 도구를 사용 시험하기 위하여 다층 인쇄회로기판(PCB)을 사용하여 BGA형 핀 배열을 PGA형 핀 배열로 재구성 하기 위한 핀 배열 변환 소켓을 제공한다. 그 핀 배열 변환 소켓은, 부품면에 BGA 칩의 볼 핀 패드와 보조 블라인드 비아(Via)가 실장되고, 납땜면에 PGA 칩의 볼 핀 패드와 보조 블라인드 비아가 실장되며, 그 BGA 칩의 볼 핀 배열과 PGA칩의 볼 핀 배열을 상기 보조 블라인드 비아들을 통해 연결하는 다층 인쇄회로기판(PCB)과, 그 납땜면의 볼 핀 패드에 PGA 볼 핀이 리플로우(reflow) 공법으로 납땜되고, 에폭시 수지로 고정되는 PGA 핀을 구비한다.
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公开(公告)号：KR1019990085475A
公开(公告)日：1999-12-06
申请号：KR1019980017909
申请日：1998-05-19
IPC: H01R13/719
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
보강된 하드 매트릭 격자 간격을 가지는 커넥터의 고속 신호용 핀
2. 발명이 해결하려고 하는 기술적 요지
본 발명은 8+2열 커넥터를 사용하되, 최대 핀 사용율을 양호하게 하고, 임피던스가 약 50Ω 부근에서 정합할 수 있으며, 커넥터 누화를 최소화도록 핀을 배열시킨 보강된 하드 매트릭 격자 간격을 가지는 커넥터의 고속 신호용 핀을 제공함에 그 목적이 있다.
3. 발명의 해결방법의 요지
본 발명은 백플레인 후면에 소정 개소의 고속신호핀이 접지핀에 둘러싸여 차동 구동하는 5+2열 커넥터가 결합되며, 상기 5+2열 커넥터 일측의 잔여 고속신호핀과 잔여 접지핀들은 소정 형태로 배열되어 상기 백플레인을 매개로 도터기판(Daughter Board(PBA)) 간 고속의 싱글엔드 신호선을 형성하는 것을 특징으로 한다.
4. 발명의 중요한 용도
8+2열 커넥터 구조에서 누화를 최소화하면서 특성 임피던스가 최적화되게 제어되도록 신호핀을 배열한 것임.-
Patent Agency Ranking
公开(公告)号：KR1019990052203A
公开(公告)日：1999-07-05
申请号：KR1019970071652
申请日：1997-12-22
IPC: H05K3/46
Abstract: 본 발명은 박판화된 다층기판에서 기수모드(Odd Mode) 임피던스 50[Ω]을 제어 하기 위한 PCB 적층 구조와 배선 구조 이다. 프리프레그-라미네이트-프리프레그(Prepreg - Laminate - Prepreg) 혹은 라미네이트-프리프레그-라미네이트(Laminate - Prepreg - Laminate) 순으로 된 PCB 적층 구조에서 3층 전체 유전체 두께 0.42[mm] ~ 0.62[mm]로 박판화 된 경우 배선 가능한 최소 도체폭 약 0.1[mm]로 차동 구동의 기수모드(Odd Mode) 임피던스 약 50[Ω]을 구현 할 수 있는 PCB 적층 구조와 배선 구조를 고안하였다.
프리프레그-라미네이트-프리프레그(Prepreg - Laminate - Prepreg) 혹은 라미네이트-프리프레그-라미네이트(Laminate - Prepreg - Laminate) 순으로 된 PCB 적층 구조에서 유전체 두께의 비율이 1:2:1일 때 차동 구동의 기수모드(Odd Mode) 임피던스가 최대이며 적층 시 이 구조를 사용 한다. 이 구조에서 듀얼-오프셋 스트립라인(Dual-offset Stripline)의 기수모드(Odd Mode) 임피던스는 종래의 구조 보다 약 8%~16% 증가 한다.-
公开(公告)号：KR100194588B1
公开(公告)日：1999-06-15
申请号：KR1019960035749
申请日：1996-08-27
IPC: G06F7/02
Abstract: 본 발명은 비트맵으로 표현된 비교치들을 정렬하여 그들 중에서 최대치 또는 최소치를 구하는 비트맵을 이용한 정렬방법 및 그 정렬장치에 관한 것이다. 본 발명은 보다 간단한 알고리듬으로 정렬하여 정렬시간을 단축하며, 하드웨어로 구현될 때에도 조합회로로 구성하여 단일 클럭 주기 내에서 동작함으로써 정렬시간을 더욱 단축하는 데에 그 목적이 있다. 본 발명의 하드웨어 구성은 어레이 배타적 논리합 수단과, 열별배치 수단과, 최대ㆍ최소 검색회로과, 행별배치 수단과, 어레이 논리합 수단으로 구성된다.
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公开(公告)号：KR100173375B1
公开(公告)日：1999-04-01
申请号：KR1019960034693
申请日：1996-08-21
IPC: H04L12/801 , H04L12/26 , H04L12/70
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
셀 위상 정렬장치.
2. 발명이 해결하려고 하는 기술적 과제
시간에 따라 변하는 서로 다른 위상을 가지고 다수의 전달 경로를 통하여 입력되는 셀들을 기준 위상에 정렬시키기 위한 셀 위상 정렬장치를 제공하고자 함.
3. 발명의 해결방법의 요지
원격지 셀 위상과 자체 셀 위상을 비교하여 출력된 선택제어신호에 따라 원격지 셀 정보를 시간적으로 가변하여 출력하는 원격지 셀 지연수단과, 상기 원격지 셀 지연수단으로 부터 인입되는 지연된 원격지 셀 데이타를 저장하여 외부로부터 입력된 자체 셀 타이밍을 이용하여 출력하는 셀 정렬수단, 및 지연된 원격지 셀 타이밍과 확장된 자체 셀 타이밍을 비교하여 상기 원격지 셀 지연수단에 셀 지연값을 결정하기 위한 선택제어신호를 출력하는 셀 위상 비교수단을 구비함.
4. 발명의 중요한 용도
초고속 셀 처리장치의 셀 정렬기에 이용됨.-
公开(公告)号：KR1019950007690B1
公开(公告)日：1995-07-14
申请号：KR1019920025330
申请日：1992-12-24
Applicant: 한국전자통신연구원
IPC: H01Q19/00
Abstract: a dielectric material; and capacitors regularly set between a grounding metal plate and a radiating metal plate on the upper and lower surfaces of the dielectric material so as to increase the permittivity of the dielectric material.
Abstract translation: 介电材料; 以及在电介质材料的上表面和下表面之间的接地金属板和辐射金属板之间规则地设置电容器，以增加电介质材料的介电常数。
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公开(公告)号：KR1019920003854B1
公开(公告)日：1992-05-15
申请号：KR1019890012591
申请日：1989-08-31
Applicant: 한국전자통신연구원
IPC: H03K5/153
Abstract: The high speed clock signal generator generates ultra high frequency pulse or pulse array and adjusts the phases of input clock signals. To form a first stage, clock trigger is applied to selection terminals of multiplexers (3,3a-3m), zero voltage is applied to a first input terminal and a second input terminal of the first multiplexer (3), a first voltage is applied to second input terminals of the multiplexers (3a-3m), and zero source clock signal is applied to clock terminals of flip-flops (4,4a-4m). A second stage has the same structure as the first stage, but a source clock having phase different from the source clock provided to the first stage. An exclusive OR gate (7) connected to the first and the second stage adjusts the phases of input source clock signals.
Abstract translation: 高速时钟信号发生器产生超高频脉冲或脉冲阵列，并调节输入时钟信号的相位。 为了形成第一级，时钟触发被施加到多路复用器（3,3a-3m）的选择端，零电压被施加到第一多路复用器（3）的第一输入端和第二输入端，施加第一电压 到多路复用器（3a-3m）的第二输入端，零源时钟信号施加到触发器（4,4a-4m）的时钟端。 第二级具有与第一级相同的结构，但源时钟具有不同于提供给第一级的源时钟的相位。 连接到第一和第二级的异或门（7）调节输入源时钟信号的相位。
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