-
公开(公告)号：KR1020070058421A
公开(公告)日：2007-06-08
申请号：KR1020070049759
申请日：2007-05-22
Applicant: 삼성전자주식회사
CPC classification number: G11C7/18 , G11C7/06 , G11C7/12 , G11C2207/002
Abstract: A semiconductor memory device having an advanced data input/output path of a hierarchical bit line structure is provided to prevent the decrease of operation speed due to a load of peripheral circuits connected to a bit line. In a semiconductor memory device having an advanced data input/output path, a plurality of memory blocks includes a plurality of bit line pairs. First sense amplifiers are arranged per I/O port in the memory blocks, and sense and amplify data shown in a pair of bit lines selected by an address, to a first level. Second sense amplifiers are arranged in read section data line pairs, respectively, in order to sense and amplify data shown in read section data line pairs of the first sense amplifiers connected to memory blocks arranged in a first direction, to a second level higher than the first level.
Abstract translation: 提供了具有分级位线结构的高级数据输入/输出路径的半导体存储器件，以防止由于与位线连接的外围电路的负载引起的操作速度的降低。 在具有高级数据输入/输出路径的半导体存储器件中，多个存储块包括多个位线对。 第一读出放大器按照存储器块中的每个I / O端口布置，并且将由地址选择的一对位线中显示的数据检测和放大到第一级。 第二读出放大器分别被布置在读部分数据线对中，以便感测和放大连接到以第一方向布置的存储块的第一读出放大器的读部分数据线对中所示的数据，高于 一级
-
公开(公告)号：KR1020070054011A
公开(公告)日：2007-05-28
申请号：KR1020050111954
申请日：2005-11-22
Applicant: 삼성전자주식회사
IPC: H01L27/04 , H01L23/544
CPC classification number: H01L23/544 , H01L2223/54486
Abstract: 본 발명은 시그네이쳐 아이디 회로를 포함하는 반도체 메모리 칩에 관한 것이다. 본 발명에 따른 반도체 메모리 칩은, 상기 반도체 메모리 칩의 내부 회로에 연결된 복수의 패드; 상기 복수의 패드 중에서 적어도 하나의 패드(이하, 제 1 패드들이라 함)에 전기적으로 연결되며, 기준 시그네이쳐 ID 정보를 저장하는 기준 시그네이쳐 ID 회로; 및 상기 제 1 패드들의 제외한 복수의 패드(이하, 제 2 패드들이라 함)에 전기적으로 연결되며, 상기 기준 시그네이쳐 ID 정보의 정수배에 해당하는 시그네이쳐 ID 정보를 저장하는 복수의 시그네이쳐 ID 회로를 포함한다. 본 발명에 의하면, 시그네이쳐 ID 회로 내의 NMOS 트랜지스터의 문턱 전압에 관계 없이 정확한 시그네이쳐 ID 정보를 얻을 수 있다.
-
公开(公告)号：KR100702838B1
公开(公告)日：2007-04-03
申请号：KR1020050038407
申请日：2005-05-09
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H04L25/0278 , H03K19/0005
Abstract: 본 발명은 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로를 개시한다. 데이터의 천이가 일어나는 구간에서 발생될 수 있는 임피던스 매칭 에러를 방지하고 초기동작 시에 트레이닝 시퀀스 없이도 임피던스 업데이트가 곧바로 이루어지도록 하기 위하여, 본 발명에 따른 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로는, 인가되는 제어 코드 데이터에 의해 생성된 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 트랜지스터들을 포함하는 임피던스 매칭용 어레이 유닛과; 상기 출력 데이터의 소스 데이터가 되는 내부 데이터의 상태가 천이될 시에 일정 타임 구간동안 상기 트랜지스터들의 구동이 금지되도록 하는 제어신호를 생성하여 상기 임피던스 매칭용 어레이 유닛에 인가하는 업데이트 금지 제어부를 구비한다. 본 발명에 따르면 데이터의 천이가 일어나는 구간에서 발생될 수 있는 임피던스 매칭 에러가 방지되고 초기동작 시에 트레이닝 시퀀스 없이도 임피던스 업데이트가 곧바로 이루어지기 때문에 첫 번째 데이터의 전송부터 신뢰성을 갖게 되는 효과가 있다.
반도체 장치, 임피던스 매칭, 프로그래머블 콘트롤, 임피던스 업데이트-
公开(公告)号：KR100665853B1
公开(公告)日：2007-01-09
申请号：KR1020050129470
申请日：2005-12-26
Applicant: 삼성전자주식회사
IPC: H01L27/11 , H01L21/8244
CPC classification number: G11C11/412
Abstract: A stacked memory cell suitable for a high-density static random access memory is provided to improve driving performance of a pass transistor by employing one pass transistor in a stack type structure. First and second transistors(PD1,PD2) are formed on a first layer. First and second pull-down transistors(PU1,PU2) are formed on a second layer located on an upper portion of the first layer. The first and the second pull-down transistors are respectively connected to the first and the second pull-down transistors to form an inverter latch. A pass transistor(AT1) is connected between a gate and a bit-line of the second pull-down transistor. The pass transistor is formed on a third layer located on an upper portion of the first layer or the second layer.
Abstract translation: 提供了适用于高密度静态随机存取存储器的层叠存储单元，以通过采用堆叠型结构的单通道晶体管来改善传输晶体管的驱动性能。 第一和第二晶体管（PD1，PD2）形成在第一层上。 第一和第二下拉晶体管（PU1，PU2）形成在位于第一层上部的第二层上。 第一和第二下拉晶体管分别连接到第一和第二下拉晶体管以形成反相器锁存器。 传输晶体管（AT1）连接在第二下拉晶体管的栅极和位线之间。 传输晶体管形成在位于第一层或第二层的上部的第三层上。
-
公开(公告)号：KR100558557B1
公开(公告)日：2006-03-10
申请号：KR1020040004208
申请日：2004-01-20
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: G11C7/1087 , G11C7/1072 , G11C7/1078 , G11C7/1093
Abstract: 본 발명에서는 DDR 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에 있어서 서로 다른 타이밍을 갖는 클럭 신호인 제1 및 제2 패스 제어 신호를 사용하여 데이터를 샘플링함으로써 동작 주파수에 관계없이 일정한 셋업 마진 및 홀드 마진을 확보할 수 있는 반도체 메모리 소자에서의 데이터 샘플링 방법 및 그에 따른 데이터 샘플링 회로가 개시된다. 데이터를 저장하는 메모리 셀들을 포함하고, DDR 모드의 데이터 샘플링 방식을 사용하는 반도체 메모리 장치에서의 데이터 샘플링 방법은 라이트 명령 신호인 첫 번째 외부 클럭 신호의 상승 에지 또는 하강 에지에 동기하여 제1 내지 제4 데이터를 연속하여 입력하는 단계와, 두 번째 외부 클럭 신호의 하강 에지에 동기하여 발생된 제1 패스 제어 신호에 응답하여 상기 제1 데이터를 제1 패스에 샘플링하고, 상기 제2 데이터를 제2 패스에 샘플링하는 단계와, 세 번째 외부 클럭 신호의 상승 에지에 동기하여 발생된 라이트 클럭 신호에 응답하여 상기 제1 패스의 제1 데이터 및 상기 제2 패스의 제2 데이터를 상기 메모리 셀에 기입하는 단계와, 세 번째 외부 클럭 신호의 하강 에지에 동기하여 발생된 제2 패스 제어 신호에 응답하여 상기 제3 데이터를 제2 패스에 샘플링하고, 상기 제4 데이터를 제1 패스에 샘플링하는 단계와, 네 번째 외부 클럭 신호의 상승 에지에 동기하여 발생된 라이트 클럭 신호에 응답하여 상기 제1 패스의 제4 데이터 및 상기 제2 패스의 제3 데이터를 상기 메모리 셀에 기입하는 단계를 포함한다.
반도체 메모리 장치, 데이터, 샘플링 방법, 외부 클럭 신호, 상승 에지, 하강 에지-
Patent Agency Ranking
公开(公告)号：KR1020050072205A
公开(公告)日：2005-07-11
申请号：KR1020040000517
申请日：2004-01-06
Applicant: 삼성전자주식회사
IPC: H03H3/00
CPC classification number: H04L25/0278 , H03K19/00384 , H04L25/028
Abstract: 본 발명은 임피던스 컨트롤 장치 및 그에 따른 컨트롤 방법에 관한 것으로, 본 발명에 따른 임피던스 컨트롤 장치는, 임피던스 전류를 발생시키는 전류미러부와, 트랜지스터 어레이로 구성되어 상기 임피던스 전류에 상응하는 임피던스를 갖도록 코드 발생기에 의해 컨트롤되는 적어도 하나 이상의 디텍터와, 상기 디텍터의 출력과 기준 전압을 비교하여 상기 디텍터를 구성하는 트랜지스터 어레이의 게이트 전압을 조절하기 위한 제1코드를 발생시켜 상기 디텍터의 출력을 조절하고, 상기 임피던스 전류에 근접하거나 일치되는 때에 발생된 제1코드에 응답하는 상기 디텍터의 출력과 기준전압을 비교하여, 상기 디텍터를 구성하는 트랜지스터 어레이의 사이즈를 조절하기 위한 제2코드를 발생시켜 상기 디텍터를 컨트롤하는 적어도 하나 이상의 코드 발 생기를 구비함을 특징으로 한다. 본 발명에 따르면, 외부 저항이 다른 경우에도 일정한 임피던스 해상도를 가질 수 있으며, 공정 변화나 환경변화에 관계없이 일정한 임피던스 해상도를 얻을 수 있다.
-
公开(公告)号：KR100465759B1
公开(公告)日：2005-01-13
申请号：KR1020020033129
申请日：2002-06-14
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C29/028 , G11C16/06 , G11C2029/5002
Abstract: An output impedance control circuit of a semiconductor device. A first transistor is connected to a pad and a level controller controls a gate voltage of the first transistor in response to a voltage of the pad and a reference voltage. A MOS array is connected between the pad and a power supply voltage and supplies current to the pad in response to an impedance control code. A first control circuit generates the impedance control code in response to whether a voltage of the pad is converging to the reference voltage. A second control circuit controls a pull-up impedance of the output buffer circuit in response to the first impedance control code when a voltage of the pad is converging to the reference voltage.
Abstract translation: 半导体器件的输出阻抗控制电路。 第一晶体管连接到焊盘，并且电平控制器响应于焊盘的电压和参考电压来控制第一晶体管的栅极电压。 MOS阵列连接在焊盘和电源电压之间，并响应阻抗控制码向焊盘提供电流。 第一控制电路响应于焊盘的电压是否收敛于参考电压而产生阻抗控制码。 当焊盘的电压收敛于参考电压时，第二控制电路响应于第一阻抗控制码来控制输出缓冲电路的上拉阻抗。
-
公开(公告)号：KR100422469B1
公开(公告)日：2004-03-11
申请号：KR1020010070064
申请日：2001-11-12
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/0207 , H01L21/82 , H01L27/10897
Abstract: A generic wafer includes memory units separated by scribe lanes. Memory chips of different storage capacities can be produced by connecting different numbers of memory units on the generic wafer by forming one or more interconnect layers specialized according to a desired storage capacity and cutting the wafer using a sawing pattern according to the desired storage capacity. The specialized layer can be formed using different mask sets that form a different conductive pattern for each storage capacity or by forming a generic interconnect structure with fuses that are cut to select the storage capacity of the memory chips.
Abstract translation: 通用晶圆包括由划线分隔的存储单元。 通过根据期望的存储容量形成专用的一个或多个互连层并且根据期望的存储容量使用锯切图案来切割晶片，可以通过在通用晶片上连接不同数量的存储器单元来产生不同存储容量的存储器芯片。 专用层可以使用不同的掩模组来形成，这些掩模组针对每个存储容量形成不同的导电图案，或者通过形成具有被切割以选择存储器芯片的存储容量的熔丝的通用互连结构来形成。 ＆lt;图像＆GT;
-
公开(公告)号：KR100422447B1
公开(公告)日：2004-03-11
申请号：KR1020010062065
申请日：2001-10-09
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H03K3/356113 , H03K3/356165 , H03K5/06
Abstract: A converter (110) outputs a level-converted signal in response to an input signal. A delay unit (120) delays the level converted signal, by a predetermined time. A self-reset unit (130) generates a reset signal in response to the delayed level converted signal so that the pulse width of level converted signal is set as the sum of predetermined delay time and an internal operation delay time. Independent claims are also included for the following: (1) signal converting apparatus; (2) level converting method and (3) signal converting method.
Abstract translation: A转换器（110）响应于输入信号输出电平转换的信号。 延迟单元（120）将电平转换后的信号延迟预定时间。 自复位单元（130）响应于延迟电平转换信号产生复位信号，使得电平转换信号的脉冲宽度被设置为预定延迟时间和内部操作延迟时间之和。 独立权利要求还包括以下内容：（1）信号转换设备; （2）电平转换方法和（3）信号转换方法。
-
公开(公告)号：KR1020040015589A
公开(公告)日：2004-02-19
申请号：KR1020020047872
申请日：2002-08-13
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: PURPOSE: A semiconductor memory device having improved test reliability is provided, which enables a test apparatus to recognize pass/fail state of a device to be tested easily. CONSTITUTION: The semiconductor memory device includes a plurality of data output pads, and a memory cell array(120) storing data information, and a sense amplification circuit(140) sensing and amplifying N-bit data from the memory cell array. The first data transfer path outputs a part of the N-bit data to the external through the first representative data output pad among the data output pads during a test mode. A parallel test circuit(220) judges whether the N data bits have an equal value during the test mode. And the second data transfer path outputs an output of the parallel test circuit to the external through the second representative data output pad during the test mode.
Abstract translation: 目的：提供了具有提高的测试可靠性的半导体存储器件，其使得测试装置能够容易地识别要测试的器件的通过/失败状态。 构成：半导体存储器件包括多个数据输出焊盘和存储数据信息的存储单元阵列（120），以及从存储单元阵列检测和放大N位数据的读出放大电路（140）。 第一数据传输路径在测试模式期间通过数据输出焊盘中的第一代表数据输出焊盘将一部分N位数据输出到外部。 并行测试电路（220）在测试模式期间判断N个数据位是否具有相等的值。 并且第二数据传输路径在测试模式期间通过第二代表数据输出焊盘将并行测试电路的输出输出到外部。
-
-
-
-
-
-
-
-
-
Search Results
121
records
(took 0.025 seconds)
