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公开(公告)号：KR1020070054011A
公开(公告)日：2007-05-28
申请号：KR1020050111954
申请日：2005-11-22
Applicant: 삼성전자주식회사
IPC: H01L27/04 , H01L23/544
CPC classification number: H01L23/544 , H01L2223/54486
Abstract: 본 발명은 시그네이쳐 아이디 회로를 포함하는 반도체 메모리 칩에 관한 것이다. 본 발명에 따른 반도체 메모리 칩은, 상기 반도체 메모리 칩의 내부 회로에 연결된 복수의 패드; 상기 복수의 패드 중에서 적어도 하나의 패드(이하, 제 1 패드들이라 함)에 전기적으로 연결되며, 기준 시그네이쳐 ID 정보를 저장하는 기준 시그네이쳐 ID 회로; 및 상기 제 1 패드들의 제외한 복수의 패드(이하, 제 2 패드들이라 함)에 전기적으로 연결되며, 상기 기준 시그네이쳐 ID 정보의 정수배에 해당하는 시그네이쳐 ID 정보를 저장하는 복수의 시그네이쳐 ID 회로를 포함한다. 본 발명에 의하면, 시그네이쳐 ID 회로 내의 NMOS 트랜지스터의 문턱 전압에 관계 없이 정확한 시그네이쳐 ID 정보를 얻을 수 있다.
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2.发明公开
公开(公告)号：KR1020020089888A
公开(公告)日：2002-11-30
申请号：KR1020010028875
申请日：2001-05-25
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: PURPOSE: A method for providing a burn-in enable signal for burn-in test of a semiconductor memory device and a signal generation circuit according to the same are provided to perform the burn-in test and generate a burn-in enable signal by using a JTAG(Joint Test Action Group) circuit. CONSTITUTION: A JTAG controller(60) is used for providing a burn-in enable signal in response to input data in a burn-in test mode. A latch(70) is connected between the JTAG controller(60) and a switch circuit. The latch(70) is used for latching a burn-in enable signal applied from the JTAG controller(60) and outputting the latched burn-in enable signal. The burn-in enable signal is always stored into the latch(70) by using the JTAG controller(60). Accordingly, the burn-in enable signal is outputted continuously even if an operation of a JTAG is stopped.
Abstract translation: 目的：提供一种用于提供用于半导体存储器件和根据本发明的信号生成电路的老化测试的老化启用信号的方法，以执行老化测试并通过使用产生一个老化使能信号 一个JTAG（联合测试动作组）电路。 构成：JTAG控制器（60）用于在老化测试模式下响应输入数据提供老化启用信号。 锁存器（70）连接在JTAG控制器（60）和开关电路之间。 锁存器（70）用于锁存从JTAG控制器（60）施加的老化使能信号并输出锁存的老化使能信号。 老化使能信号通过使用JTAG控制器（60）总是存储在锁存器（70）中。 因此，即使JTAG的动作停止，也能够连续输出老化使能信号。
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公开(公告)号：KR100410554B1
公开(公告)日：2003-12-18
申请号：KR1020010042330
申请日：2001-07-13
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/006 , G11C5/00 , G11C29/48
Abstract: A package map data outputting circuit of a semiconductor memory device embedded with a test circuit and a method for the same. In order to improve the reliability of package map data and easily output a greater amount of package map data, package map data is stored to package map data registers at the wafer level and then output through the test circuit at the package level.
Abstract translation: 一种嵌入有测试电路的半导体存储器件的封装图数据输出电路及其方法。 为了提高封装映射数据的可靠性并容易输出更多的封装映射数据，将封装映射数据存储到晶片级封装映射数据寄存器，然后通过封装级的测试电路输出。
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公开(公告)号：KR1020010048333A
公开(公告)日：2001-06-15
申请号：KR1019990052998
申请日：1999-11-26
Applicant: 삼성전자주식회사
IPC: H01L27/085
Abstract: PURPOSE: A single gate CMOS inverter of a semiconductor device is provided to attain a high integration and a simplified process of the device. CONSTITUTION: The single gate CMOS inverter includes the first conductivity type MOS transistor, the second conductivity type MOS transistor, and a contact(110) connecting drains(106b,112b) of the respective MOS transistors. The first MOS transistor has the first conductivity type source/drain(106a,106b) formed in the second conductivity type well(102) on a substrate(100). In addition, the first MOS transistor has a channel(124), and the first conductive line(108) formed as a gate electrode above the channel(124). The second MOS transistor has the second conductivity type source/drain(112a,112b) formed in the second conductive line(112) crossing over the first conductive line(108). In addition, the second MOS transistor has a channel(114) formed in an intersectional portion of the second conductive line(112) to the first conductive line(108). In addition, the second MOS transistor has the first conductive line(108) as a gate electrode in common with the first MOS transistor.
Abstract translation: 目的：提供半导体器件的单栅极CMOS反相器，以实现器件的高集成度和简化过程。 构成：单栅极CMOS反相器包括第一导电型MOS晶体管，第二导电型MOS晶体管和连接各个MOS晶体管的漏极（106b，112b）的触点（110）。 第一MOS晶体管具有形成在衬底（100）上的第二导电类型阱（102）中的第一导电类型源极/漏极（106a，106b）。 此外，第一MOS晶体管具有沟道（124），并且第一导电线（108）形成为沟道（124）上方的栅电极。 第二MOS晶体管具有形成在第一导线（108）上的第二导线（112）中的第二导电类型源/漏（112a，112b）。 此外，第二MOS晶体管具有形成在第二导线（112）与第一导线（108）的交叉部分中的沟道（114）。 此外，第二MOS晶体管具有作为与第一MOS晶体管共同的栅电极的第一导线（108）。
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Patent Agency Ranking
公开(公告)号：KR1020020094702A
公开(公告)日：2002-12-18
申请号：KR1020010033086
申请日：2001-06-13
Applicant: 삼성전자주식회사
IPC: H01L23/544
CPC classification number: H01L23/5382 , G01R31/2884 , H01L23/50 , H01L24/48 , H01L2224/05554 , H01L2224/48091 , H01L2224/48227 , H01L2924/00014 , H01L2924/13091 , H01L2924/14 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: PURPOSE: A method for applying a control signal by using a package power pin and a structure of an IC package is provided to apply the control signal for test without assigning an additional pin in a package level. CONSTITUTION: A reception part(12) and a wafer pad part(13) are formed in the inside of an IC chip(11). An IC package is formed by installing the IC chip(11) on a printed circuit board. The IC package includes a package pin part(21). A control receiver(1), an option receiver(2), and a power(VSS/VDD) line(3) are formed in the reception part(12). A control pad/electrostatic discharge circuit(4), a keeper circuit(14), and an optical pad/electrostatic discharge circuit(15), and a plurality of power pads(6,7) are formed in the wafer pad(13). A control pin(22), a power pin(25) connected with the optical pad/electrostatic discharge circuit(15), and power pins(23,24) connected with the power pads(6,7) are formed in a part of the package pin part(21).
Abstract translation: 目的：提供一种通过使用封装电源引脚和IC封装的结构来应用控制信号的方法，以将测试控制信号应用于封装级别而不分配额外的引脚。 构成：在IC芯片（11）的内部形成有接收部（12）和晶片焊盘部（13）。 通过将IC芯片（11）安装在印刷电路板上形成IC封装。 IC封装包括封装引脚部分（21）。 在接收部分（12）中形成控制接收器（1），选项接收器（2）和电源（VSS / VDD）线路（3）。 在晶片垫（13）中形成控制板/静电放电电路（4），保持电路（14）和光垫/静电放电电路（15）和多个电源焊盘（6,7） 。 控制引脚（22），与光学垫/静电放电电路（15）连接的电源引脚（25）和与电源焊盘（6,7）连接的电源引脚（23,24）形成在 封装销部分（21）。
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公开(公告)号：KR1020070042745A
公开(公告)日：2007-04-24
申请号：KR1020050098676
申请日：2005-10-19
Applicant: 삼성전자주식회사
CPC classification number: G11C29/1201 , G11C7/1051 , G11C29/006 , G11C29/787
Abstract: 본 발명은 커런트 변동에 영향이 없고 JTAG 회로가 없는 디바이스에도 사용가능한 범용적인 패키지 맵 정보 출력 회로 및 그 회로를 이용한 패키지 맵 정보 출력 방법을 제공한다. 그 패키지 맵 정보 출력회로는 패키지 맵 정보를 저장한 퓨즈들(fuse), 퓨즈들과 병렬로 연결되고 끝단에 임시저장 레지스터를 포함한 시리얼 레지스터 체인 및 게이트가 임시저장 레지스터의 출력단과 연결된 출력 모스(MOS) 트랜지스터를 구비하고 양 끝단으로 패드 전원 및 출력 전원(Power)과 연결된 커런트 유무 확인 회로를 포함하고, 퓨즈들, 시리얼 레지스터 체인 및 커런트 유무 확인 회로가 반도체 패키지 칩 내부의 하나의 패드(PAD)에 형성되어 하나의 패드에 다수의 정보가 저장될 수 있다. 본 발명에 의한 패키지 맵 정보 출력 회로 및 그 출력 방법을 통해 종래 커런트 변동에 의한 데이터의 불명확성 및 JTAG 회로가 구비된 디바이스에만 적용해야 하는 문제점을 해결할 수 있다.
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公开(公告)号：KR100426989B1
公开(公告)日：2004-04-13
申请号：KR1020010033086
申请日：2001-06-13
Applicant: 삼성전자주식회사
IPC: H01L23/544
CPC classification number: H01L23/5382 , G01R31/2884 , H01L23/50 , H01L24/48 , H01L2224/05554 , H01L2224/48091 , H01L2224/48227 , H01L2924/00014 , H01L2924/13091 , H01L2924/14 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 생산성 향상을 위해 집적회로 칩을 패키징한 상태에서 상기 집적회로 칩내의 옵션 패드에 제어신호를 인가하는 방법이 개시된다. 그러한 방법은, 상기 집적회로 칩을 패키징한 집적회로 패키지에 할당된 복수의 전원인가용 핀들중 적어도 하나의 핀을, 상기 집적회로 칩내에 설치된 전원 패드에는 연결함이 없이 상기 옵션 패드에 독립적으로 연결하여 두고, 상기 옵션 패드와 연결된 상기 전원인가용 핀을 통해 외부에서 제어신호를 인가하는 것을 특징으로 한다.
Abstract translation: 公开了一种用于在其封装级将控制信号传输到集成电路芯片的选择焊盘的方法和设备。 该方法包括以下步骤：电隔离集成电路封装的多个共同连接的功率发送引脚中的一个; 将电隔离的电力传输管脚连接到选择焊盘，从而通过电隔离的电力传输管脚将来自外部的控制信号传输到选择焊盘。
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公开(公告)号：KR100723508B1
公开(公告)日：2007-05-30
申请号：KR1020050098676
申请日：2005-10-19
Applicant: 삼성전자주식회사
Abstract: 본 발명은 커런트 변동에 영향이 없고 JTAG 회로가 없는 디바이스에도 사용가능한 범용적인 패키지 맵 정보 출력 회로 및 그 회로를 이용한 패키지 맵 정보 출력 방법을 제공한다. 그 패키지 맵 정보 출력회로는 패키지 맵 정보를 저장한 퓨즈들(fuse), 퓨즈들과 병렬로 연결되고 끝단에 임시저장 레지스터를 포함한 시리얼 레지스터 체인 및 게이트가 임시저장 레지스터의 출력단과 연결된 출력 모스(MOS) 트랜지스터를 구비하고 양 끝단으로 패드 전원 및 출력 전원(Power)과 연결된 커런트 유무 확인 회로를 포함하고, 퓨즈들, 시리얼 레지스터 체인 및 커런트 유무 확인 회로가 반도체 패키지 칩 내부의 하나의 패드(PAD)에 형성되어 하나의 패드에 다수의 정보가 저장될 수 있다. 본 발명에 의한 패키지 맵 정보 출력 회로 및 그 출력 방법을 통해 종래 커런트 변동에 의한 데이터의 불명확성 및 JTAG 회로가 구비된 디바이스에만 적용해야 하는 문제점을 해결할 수 있다.
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公开(公告)号：KR1020030006526A
公开(公告)日：2003-01-23
申请号：KR1020010042330
申请日：2001-07-13
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/006 , G11C5/00 , G11C29/48
Abstract: PURPOSE: A circuit and method for outputting package map information in semiconductor memory device are provided, which is capable of easily outputting package map information, performing an operation of judging information, and storing the much amount of package map information. CONSTITUTION: A resistor(30) stores package map information at a wafer level, and is connected to a line(L11). A JTAG ID register chain consists of a plurality of JTAG ID registers(R11,R22,R33). Each of the JTAG ID registers has an input terminal(B) for receiving the package map information, a JTAG ID register information input terminal(A), a TDI input terminal, a TDO output terminal, and the first and second select terminals(SEL1,SEL2). Each of the JTAG ID registers selects one of the package map information received via the line(L11) and the JTAG ID register information received via a line(L1) in response to a select signal of the first select terminal(SEL1). Each of the JTAG ID registers outputs one of the selected information and the TDI input in response to a select signal of the second select terminal(SEL2).
Abstract translation: 目的：提供一种用于输出半导体存储器件中的封装映射信息的电路和方法，其能够容易地输出封装映射信息，执行判断信息的操作以及存储大量封装映射信息。 构成：电阻器（30）将晶片级的封装映射信息存储在线路（L11）上。 JTAG ID注册链由多个JTAG ID寄存器（R11，R22，R33）组成。 每个JTAG ID寄存器具有用于接收封装映射信息的输入端子（B），JTAG ID寄存器信息输入端子（A），TDI输入端子，TDO输出端子以及第一和第二选择端子（SEL1 ，SEL2）。 每个JTAG ID寄存器响应于第一选择端（SEL1）的选择信号，选择通过线（L11）接收的包地图信息和经由线（L1）接收的JTAG ID寄存器信息之一。 每个JTAG ID寄存器响应于第二选择端子（SEL2）的选择信号输出所选信息和TDI输入中的一个。
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