公开(公告)号：KR100583330B1

公开(公告)日：2006-05-26

申请号：KR1020040032727

申请日：2004-05-10

Applicant: 한국과학기술원

Inventor： 최성대 ,  손교민 ,  유회준

IPC: G11C15/00

Abstract: 본 발명은 내용 주소화 메모리 장치에 관한 것으로서, 내용 주소화 메모리 장치의 매치라인에 버퍼링과 프리차지 기능을 수행하는 리피터를 삽입하여 매치라인의 신호의 전달속도 및 프리차지 시간을 향상시켜 검색속도를 향상시킬 수 있어 저전력 고속 검색이 가능한 내용 주소화 메모리 장치를 구현할 수 있을 뿐만 아니라 전력소모가 적기 때문에 별도의 냉각 장치가 없이도 대용량의 내용 주소화 메모리 장치를 구현할 수 있게 되어 제조 단가를 낮추는 이점이 있다.
CAM, 매치라인, 리피터, 버퍼링, 검색속도, 버퍼링, 전달속도

Abstract translation: 本发明涉及一种内容可寻址存储器装置，其中执行缓冲和预充电功能的中继器被插入到内容可寻址存储器装置的匹配线中以提高匹配线上信号的传输速率和预充电时间， 可以实现能够以低功耗以及低功耗进行高速搜索的内容可寻址存储器件，从而可以在没有单独的冷却器件的情况下实现大容量内容可寻址存储器件， 。

公开(公告)号：KR100558262B1

公开(公告)日：2006-03-10

申请号：KR1020040017745

申请日：2004-03-16

Applicant: 한국과학기술원

Inventor： 이강민 ,  유회준

IPC: H04L12/28

CPC classification number: Y02D50/30

Abstract: 본 발명은 저전력 크로스바 스위치에 관한 것으로서, 전체 크로스바 스위치를 다수개의 작은 그룹으로 분리시키고 각 그룹으로 입력되는 입력신호와 각 그룹에서 출력되는 출력신호를 스케줄러의 제어신호에 의해 실제로 데이터가 스위칭되는 그룹만이 활성화되도록 제어함으로써 구동부하를 각 그룹으로 한정하여 전력소모를 줄일 뿐만 아니라 동작속도를 향상시킬 수 있는 이점이 있다.
크로스바, 스위치, 저전력, 동작속도, 구동부하

公开(公告)号：KR1020050106801A

公开(公告)日：2005-11-11

申请号：KR1020040031839

申请日：2004-05-06

Applicant: 한국과학기술원

Inventor： 최성대 ,  손교민 ,  유회준

IPC: G11C15/00

CPC classification number: G11C15/00 ,  G11C5/02 ,  G11C8/14

Abstract: 본 발명은 내용 주소화 메모리 장치 및 그 검색방법에 관한 것으로서, 내용 주소화 메모리의 검색 동작에서 계층적으로 선택된 특정 블록만이 활성화되도록 검색 데이터를 두 개의 필드로 나누어 한 필드의 결과로는 블록을 선택하고 나머지 하나의 필드로는 선택된 블록 내에서 최종 검색을 진행함으로써 저전력으로 검색을 수행할 수 있기 때문에 대용량의 내용 주소화 메모리 장치를 제조할 수 있고 또한 칩에서 발생하는 열을 처리하기 위한 패키지를 쓰지 않아도 되기 때문에 내용 주소화 메모리 장치의 제조 단가를 낮출 수 있을 뿐만 아니라 데이터의 검색과정을 계층화하여 검색할 때 각 필드간의 프리차지 시간과 검색 시간을 중첩시킴으로써 시간적인 손실 없이 검색이 가능한 이점이 있다.

公开(公告)号：KR100489420B1

公开(公告)日：2005-05-16

申请号：KR1020030004338

申请日：2003-01-22

Applicant: 한국과학기술원

Inventor： 최성대 ,  유회준

IPC: G11C15/00

Abstract: 본 발명은 터너리 정보를 저장할 수 있는 내용 주소화 메모리 장치에 관한 것으로서, 하나의 CAM 셀에서 0, 1, 무정의값의 3가지 정보인 터너리(ternary) 정보를 저장할 수 있도록 하며 값 비교시 무정의값이 저장되어 있을 때에는 별도의 비교 과정을 거치지 않고 매치라인이 활성화되도록 함으로써 빠른 비교결과를 얻을 수 있을 뿐만 아니라 작은 면적과 저전력 동작이 가능한 이점이 있다.

公开(公告)号：KR1020030065008A

公开(公告)日：2003-08-06

申请号：KR1020020005138

申请日：2002-01-29

Applicant: 한국과학기술원

Inventor： 이재서 ,  유회준

IPC: H03F3/45

Abstract: PURPOSE: A differential trans impedance amplifier for a photo diode is provided, which reduce an area of a preamplifier and has a high speed, a high gain, a low noise and wide band characteristics. CONSTITUTION: The first buffer(10) of control cascode structure insulates a photo diode by receiving an output of the photo diode converting an optical pulse signal into a photovoltaic force. The second buffer(20) is formed symmetrically to the first buffer for symmetry of a differential structure. A differential amplifier(30) receives the outputs of the first buffer and the second buffer. A threshold voltage compensation load stage(40) is intervened between the differential amplifier and a power supply to widen a dynamic range with a wide swing width. The third buffer(50) of cascode structure obtains DC level shifting and low power consumption by receiving a differential output value of the differential amplifier. And an output stage(60) enables a high speed operation by widening a bandwidth of a device with a shunt peaking technology as to the output of the third buffer.

Abstract translation: 目的：提供一种用于光电二极管的差分反相阻抗放大器，其减小了前置放大器的面积，具有高速度，高增益，低噪声和宽带特性。 构成：控制共源共栅结构的第一缓冲器（10）通过接收将光脉冲信号转换为光伏力的光电二极管的输出来绝缘光电二极管。 第二缓冲器（20）对称地形成为用于差分结构对称的第一缓冲器。 差分放大器（30）接收第一缓冲器和第二缓冲器的输出。 阈值电压补偿负载级（40）介于差分放大器和电源之间，以宽的摆幅宽度加宽动态范围。 级联结构的第三缓冲器（50）通过接收差分放大器的差分输出值来获得DC电平移位和低功耗。 并且，输出级（60）通过利用分流峰化技术来扩大具有第三缓冲器的输出的装置的带宽来实现高速操作。

公开(公告)号：KR100372090B1

公开(公告)日：2003-02-14

申请号：KR1020010004014

申请日：2001-01-29

Applicant: 한국과학기술원

Inventor： 유회준 ,  우람찬

IPC: G06T1/60

Abstract: PURPOSE: A memory mapping method and a virtually spanning 2D(2-Dimensional) array structure for an embedded 3D graphic accelerator are provided to use wide memory width in an EML(Embedded Memory Logic) technology, so as to enhance the performance of the embedded 3D graphic accelerator. CONSTITUTION: In a structure used in an embedded 3D graphic accelerator, processors composed of one or several two-rank layers are indirectly connected to memories through a memory interface circuit to form a physical 1D array, and another 1D array is formed according to pipelining of a first processor thereby forming virtually spanning 2D array structure. For a polygon cut to an N-by-N size, a screen is divided into N-by-1 LBs(Line Blocks). Mutually adjacent line blocks, for the divided line blocks, are mapped with mutually different memories using SALBA(Selective and Alternative Line-Block Activation) memory mapping, thereby reducing power consumption and enabling continuous and simultaneous RMW(Read-Modify-Write). And power consumption in an I/O drive is reduced according to a shape of the polygon, when reading and writing data from the memory allocated to one line block.

Abstract translation: 目的：提供一种用于嵌入式3D图形加速器的存储器映射方法和实际上跨越的2D（二维）阵列结构，以在EML（嵌入式存储器逻辑）技术中使用宽存储器宽度，从而提高嵌入式 3D图形加速器。 组成：在用于嵌入式3D图形加速器的结构中，由一个或几个双列层组成的处理器通过存储器接口电路间接连接到存储器以形成物理一维阵列，并且根据流水线形成另一个一维阵列 由此形成实质上跨越2D阵列结构的第一处理器。 对于切成N×N大小的多边形，屏幕被分成N×1的LB（线块）。 对于划分的行块，相互相邻的行块使用SALBA（选择性和替代性行块激活）存储器映射与相互不同的存储器映射，从而降低功耗并实现连续和同时RMW（读取 - 修改 - 写入）。 当从分配给一个行块的存储器中读取和写入数据时，根据多边形的形状减少I / O驱动器中的功耗。

公开(公告)号：KR100368132B1

公开(公告)日：2003-01-15

申请号：KR1020000015405

申请日：2000-03-27

Applicant: 한국과학기술원

Inventor： 우람찬 ,  윤치원 ,  유회준

IPC: G11C8/00

CPC classification number: G11C8/10

Abstract: A Row-After-Column memory addressing method. The memory addressing method changes the order of addressing so as to enhance the efficiency of memory addressing. The Row-After-Column memory addressing method of the present invention comprises the steps of activating a column path by generating the column address when the address is input for data access, and activating a row path by generating the row address according to the address. Therefore, pipeline stall arising from inputting the column address (/CAS) subsequent to input of the row address (/RAS) can be eliminated and the speed of memory access can be enhanced.

Abstract translation: 行后存储器寻址方法。 存储器寻址方法改变了寻址的顺序，以提高存储器寻址的效率。 本发明的行后存储器寻址方法包括以下步骤：当地址被输入用于数据访问时，通过产生列地址来激活列路径，并且通过根据地址产生行地址来激活行路径。 因此，可以消除在输入行地址（/ RAS）之后输入列地址（/ CAS）引起的流水线延迟，并且可以提高存储器访问的速度。

公开(公告)号：KR1020020054076A

公开(公告)日：2002-07-06

申请号：KR1020000082707

申请日：2000-12-27

Applicant: 한국과학기술원

Inventor： 이세중 ,  유회준

IPC: G06F7/00

CPC classification number: H03K19/00 ,  G06F7/00

Abstract: PURPOSE: A race logic circuit is provided to eliminate a time delay in a transistor by using a time difference occurred when operands reach a WTA(Winner Take All) circuit, to enhance a system speed by using actively a time delay in a connection line, and to reduce a power consumption by reducing the number of the transistors. CONSTITUTION: The circuit comprises a WTA circuit(300), a plurality of race lines(RL), a clock distribution line(100) and a plurality of operand logic signal input switches(S). The WTA circuit(300) receives operand logic signals, and outputs the earliest arrived high operand logic signal among the operand logic signals. The race lines(RL) input the operand logic signals to the WTA circuit(300). The clock distribution line(100), including a plurality of serially connected delay elements whose both ends are connected to a triggering line, receives an external clock and outputs a triggering signal to the triggering line. The operand logic signal input switches(S) determine inputting the operand logic signal into the race line by being triggered by the triggering signal output from the triggering line.

Abstract translation: 目的：提供比赛逻辑电路，通过使用操作数达到WTA（Winner Take All）电路时发生的时差，消除晶体管的时间延迟，通过主动使用连接线中的时间延迟来提高系统速度， 并且通过减少晶体管的数量来降低功耗。 构成：电路包括WTA电路（300），多条赛道（RL），时钟分配线（100）和多个操作数逻辑信号输入开关（S）。 WTA电路（300）接收操作数逻辑信号，并输出操作数逻辑信号中最早到达的高操作数逻辑信号。 比赛线（RL）将操作数逻辑信号输入到WTA电路（300）。 时钟分配线（100）包括多个串联连接的延迟元件，其两端连接到触发线，接收外部时钟并将触发信号输出到触发线。 操作数逻辑信号输入开关（S）通过由触发线输出的触发信号触发确定操作数逻辑信号输入到比赛线。

公开(公告)号：KR100324253B1

公开(公告)日：2002-02-25

申请号：KR1019990056733

申请日：1999-12-10

Applicant: 한국과학기술원

Inventor： 우람찬 ,  유회준

IPC: G06F1/32

CPC classification number: G06F1/3203

Abstract: 본발명은시스템의전력을낮추기위하여정적명령어추출과인스트럭션디코드룩어사이드버퍼(I-DLB)를이용하는마이크로프로세서를위한저전력인스트럭션디코딩방법에관한것으로써, 마이크로프로세서설계단계의시뮬레이션에서응용프로그램수행시자주사용되는소수의명령어들의비트(bit)중, 인스트럭션디코더의로직천이를발생시켜전력소모를유발하는비트들로구성된정적명령어집합(SES : Statically Extracted Set)을추출하는제1 과정; 메모리에서읽어온명령어가상기제1 과정에서추출된 SES와같은지를비교하는제2 과정; 상기제2 과정에서명령어와 SES가같다고판단되면인스트럭션디코더회로(I-DLB : Instruction Decode Lookaside Buffer)로연결되는신호를홀드(Hold)하여인스트럭션디코더의로직천이를막고, ROM(Read Only Memory) 형태로되어있는 I-DLB에저장되어있는콘트롤신호를발생하여디코더로직의천이가필요없는신호가명령어로부터추출되도록하는제3 과정; 및상기제2 과정에서명령어와 SES가같지않다고판단되면 I-DLB를디스에이블(disable)시키고, 인스트럭션디코더회로로연결되는신호를메모리에서읽어온명령어와같은값으로하여기존의인스트럭션디코딩과정을수행하도록하는제4 과정;을포함하여이루어지는것을특징으로한다.

公开(公告)号：KR1020010092954A

公开(公告)日：2001-10-27

申请号：KR1020000015697

申请日：2000-03-28

Applicant: 한국과학기술원

Inventor： 국정훈 ,  유회준

IPC: G11C7/00

CPC classification number: G11C11/4091 ,  G11C7/06 ,  G11C2207/005

Abstract: PURPOSE: A method for storing memory cell information is provided to reduce a power dissipation of a memory by reducing unnecessary power consumption generated because of transition of a bit line not connected with a cell. CONSTITUTION: Bit line selection signals(BISL_0,BISL_1,BISH_0,BISH_1) for a SBR(Single Bitline Rewriting) are applied to switching devices respectively connected between bit lines(BL,/BL) and a sense amplifier(SA) to select a cell array adjacent upward and downward one sense amplifier arranged on four word line pitch. According to the above structure, there is no increase of area. The bit line select signal can control the bit lines respectively.

Abstract translation: 目的：提供一种用于存储存储单元信息的方法，通过减少由于与单元不连接的位线的转变而产生的不必要的功率消耗来减少存储器的功耗。 构成：用于SBR（单位线重写）的位线选择信号（BISL_0，BISL_1，BISH_0，BISH_1）被应用于分别连接在位线（BL，/ BL）和读出放大器（SA）之间的开关器件，以选择一个单元 阵列相邻的上下一个读出放大器布置在四个字线间距上。 根据上述结构，没有增加面积。 位线选择信号可以分别控制位线。