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公开(公告)号：KR1020070059862A
公开(公告)日：2007-06-12
申请号：KR1020060050836
申请日：2006-06-07
Applicant: 한국전자통신연구원
CPC classification number: H04B1/40
Abstract: A low-power RFID(Radio Frequency Identification) demodulation circuit for information recovery is provided to increase the communication distance from a reader by connecting the output of a voltage multiplier to a low-current path through capacitive coupling so that a tag in an RFID system can execute information recovery from a signal having a low modulation depth. An RFID demodulation circuit consists of 7 transistors(M1-M7), a capacitor(C), and two current sources(I1,I2). The first electrode of the capacitor(C) is connected to an input port of the demodulation circuit, and the second electrode is connected to the gate of the seventh transistor(M7). The first current source(I1) is connected between the first electrode of the capacitor(C) and the ground. The drain and source of the first transistor(M1) respectively are connected to a source voltage port(Vdd) and one end of the second current source(I2), and the gate is connected with the source through a diode. The second current source(I2) is connected between the source of the first transistor(M1) and the ground. The drain and source of the second transistor(M2) respectively are connected to the source voltage port(Vdd) and the drain of the third transistor(M3). The gate of the second transistor(M2) is connected to gates of the first, fourth, and sixth transistors(M1,M4,M6) in common. The source of the third transistor(M3) are connected to the ground, and the gate is connected to the drain through a diode. The drain of the fourth transistor(M4) is connected to the source voltage port(Vdd), and the source is connected to gates of the fifth and seventh transistors(M5,M7) and the second electrode of the capacitor(C). The source and gate of the fifth transistor(M5) are connected to the ground and gate of the third transistor(M3) respectively. The drain and source of the sixth transistor(M6) are connected to the source voltage port(Vdd) and the drain of the seventh transistor(M7) respectively. The source of the seventh transistor(M7) is connected to the ground.
Abstract translation: 提供用于信息恢复的低功率RFID（射频识别）解调电路，通过电容耦合将电压倍增器的输出连接到低电流路径，从而增加与读取器的通信距离，使RFID系统中的标签 可以从具有低调制深度的信号执行信息恢复。 RFID解调电路由7个晶体管（M1-M7），一个电容器（C）和两个电流源（I1，I2）组成。 电容器（C）的第一电极连接到解调电路的输入端口，第二电极连接到第七晶体管（M7）的栅极。 第一电流源（I1）连接在电容器（C）的第一电极和地之间。 第一晶体管（M1）的漏极和源极分别连接到源极电压端口（Vdd）和第二电流源（I2）的一端，栅极通过二极管与源极连接。 第二电流源（I2）连接在第一晶体管（M1）的源极和地之间。 第二晶体管（M2）的漏极和源极分别连接到源极电压端口（Vdd）和第三晶体管（M3）的漏极。 第二晶体管（M2）的栅极共同连接到第一，第四和第六晶体管（M1，M4，M6）的栅极。 第三晶体管（M3）的源极连接到地，栅极通过二极管连接到漏极。 第四晶体管（M4）的漏极连接到源极电压端口（Vdd），源极连接到第五和第七晶体管（M5，M7）的栅极和电容器（C）的第二电极。 第五晶体管（M5）的源极和栅极分别连接到第三晶体管（M3）的接地和栅极。 第六晶体管（M6）的漏极和源极分别连接到源极电压端口（Vdd）和第七晶体管（M7）的漏极。 第七晶体管（M7）的源极连接到地。
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公开(公告)号：KR100617322B1
公开(公告)日：2006-08-30
申请号：KR1020050038375
申请日：2005-05-09
Applicant: 한국전자통신연구원
Abstract: 본 발명은 송신누설신호를 제거하는 RFID 리더기 수신 장치에 관한 것으로, RFID 태그응답신호와 송신누설신호로 이루어진 수신신호 중에서 상기 송신누설신호만을 제거하는 수동형 RFID 리더기 수신 장치에 있어서, 주파수합성부로부터 입력되는 국부발진신호에 대한 위상을 상기 송신누설신호의 위상과 소정 각도만큼 위상차가 발생하도록 조절하는 위상조절부; 상기 위상조절부에서 위상 조절된 국부발진신호를 상대 위상차가 90도가 되는 I 경로신호와 Q 경로신호로 각각 출력하는 I변위기 및 Q변위기로 이루어진 위상변위부; 상기 I변위기로부터 출력 받은 I 경로신호와 상기 수신신호를 주파수 하향 혼합하는 제1주파수하향혼합기 및 상기 Q변위기로부터 출력 받은 Q 경로신호와 상기 수신신호를 주파수 하향 혼합하는 제2주파수하향혼합기로 이루어진 주파수하향혼합부; 및 상기 제1주파수하향혼합기로부터 입력받은 신호를 필터링하여 상기 수신신호 중에서 송신누설신호를 제거하는 제1필터와 상기 제2주파수하향혼합기로부터 입력받은 신호를 필터링하여 상기 수신신호 중에서 송신누설신호를 제거하는 제2필터로 이루어진 필터부;로 구성된다. 따라서, RFID 리더기의 수신부로 유입되는 송신누설신호를 제거하여 수신 성능을 향상시킬 수 있다.
Abstract translation: 一种无源RFID读取器接收装置，用于从包括RFID标签响应信号和发送泄漏信号的接收信号中仅去除发送泄漏信号，所述装置包括： 相位调整单元，用于调整要产生的本地振荡信号的相位，使得相位差与发送泄漏信号的相位相差预定角度; 我置换和由组的Q移位到相位的每个输出相移单元控制从所述相位调整单元，用于将I信道信号和Q信号路径的相对相位差为90度的本机振荡信号; 其中所述I侧接收I信道信号和从危机接收到的输出信号的第一降频混频器和Q侧Q路径信号和接收信号的接收的输出从混合频率下降到第二降频混合器的风险用于混合降频 一个降频混频器; 和从所述第一过滤器中的发射泄漏信号，并通过从所述第二频率接收的信号中的第一过滤器接收到的信号下混频器通过过滤从第一频率下混频器接收的信号，以去除从所述接收信号中的发射泄漏信号 以及由第二个过滤器组成的过滤器单元。 因此，可以通过消除流入RFID读取器的接收器的传输泄漏信号来提高接收性能。
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公开(公告)号：KR1020060041458A
公开(公告)日：2006-05-12
申请号：KR1020040090672
申请日：2004-11-09
Applicant: 한국전자통신연구원
IPC: H03L7/085
CPC classification number: H03L7/0891 , H03D13/004
Abstract: 본 발명은 PLL(Phase locked-loop)이나 DLL(Delay locked-loop)에 사용되는 위상 주파수 검출기에 관한 것으로, 소정 시간 지연된 기준클럭과 리셋신호에 따라 동작되는 제 1 스테이지, 상기 기준클럭과 상기 제 1 스테이지의 출력에 따라 동작되는 제 2 스테이지 및 상기 제 2 스테이지의 출력을 반전시켜 출력하는 인버터로 구성된 업 신호 출력부, 소정 시간 지연된 외부클럭과 상기 리셋신호에 따라 동작되는 제 1 스테이지, 상기 외부클럭과 상기 제 1 스테이지의 출력에 따라 동작되는 제 2 스테이지 및 상기 제 2 스테이지의 출력을 반전시켜 출력하는 인버터로 구성된 다운 신호 출력부, 상기 업 신호 출력부의 제 2 스테이지 출력과 상기 다운 신호 출력부의 제 2 스테이지 출력을 논리 조합하여 상기 리셋신호를 생성하는 논리 게이트를 포함한다. 유효한 제어신호를 얻을 수 있는 입력신호의 위상 범위가 넓으므로 위상고정이 빨라지고, 다이나믹 로직의 적은 전력소모와 빠른 신호전달 특성으로 인해 저전력 및 저잡음 특성을 가진다.
위상 주파수 검출기, 위상고정, 동작 주파수, 지연수단
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