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    SAVING/RESTORING SELECTED REGISTERS IN TRANSACTIONAL PROCESSING
    111.
    发明专利
    SAVING/RESTORING SELECTED REGISTERS IN TRANSACTIONAL PROCESSING 未知

    公开(公告)号：CA2874179A1

    公开(公告)日：2013-12-19

    申请号：CA2874179

    申请日：2012-11-26

    Applicant: IBM

    Inventor： GREINER DAN ,  JACOBI CHRISTIAN ,  SLEGEL TIMOTHY

    IPC: G06F9/30 ,  G06F9/312

    Abstract: A transaction begin instruction begins execution of a transaction and includes a general register save mask having bits, that when set, indicate registers to be saved in the event the transaction is aborted. At the beginning of the transaction, contents of the registers are saved in memory not accessible to the program, and if the transaction is aborted, the saved contents are copied to the registers.

    PROGRAM INTERRUPTION FILTERING IN TRANSACTIONAL EXECUTION
    112.
    发明专利
    PROGRAM INTERRUPTION FILTERING IN TRANSACTIONAL EXECUTION 未知

    公开(公告)号：CA2874178A1

    公开(公告)日：2013-12-19

    申请号：CA2874178

    申请日：2012-11-26

    Applicant: IBM

    Inventor： GREINER DAN ,  JACOBI CHRISTIAN ,  SLEGEL TIMOTHY ,  MITRAN MARCEL

    IPC: G06F9/30 ,  G06F9/48

    Abstract: Program exception conditions cause a transaction to abort and typically result in an interruption in which the operating system obtains control. A program interruption filtering control is provided to selectively present the interrupt. That is, the interrupt from the program exception condition may or may not be presented depending at least on the program interruption filtering control and a transaction class associated with the program exception condition. The program interruption filtering control is provided by a TRANSACTION BEGIN instruction.

    CONVERT TO ZONED FORMAT FROM DECIMAL FLOATING POINT FORMAT
    114.
    发明专利
    CONVERT TO ZONED FORMAT FROM DECIMAL FLOATING POINT FORMAT 未知

    公开(公告)号：CA2852861A1

    公开(公告)日：2013-07-04

    申请号：CA2852861

    申请日：2012-11-13

    Applicant: IBM

    Inventor： CARLOUGH STEVEN ,  SCHWARZ ERIC MARK ,  SLEGEL TIMOTHY ,  GAINEY CHARLES JR ,  MITRAN MARCEL ,  COPELAND REID

    IPC: G06F9/30 ,  G06F9/318

    Abstract: Machine instructions, referred to herein as a long Convert from Zoned instruction (CDZT) and extended Convert from Zoned instruction (CXZT), are provided that read EBCDIC or ASCII data from memory, convert it to the appropriate decimal floating point format, and write it to a target floating point register or floating point register pair. Further, machine instructions, referred to herein as a long Convert to Zoned instruction (CZDT) and extended Convert to Zoned instruction (CZXT), are provided that convert a decimal floating point (DFP) operand in a source floating point register or floating point register pair to EBCDIC or ASCII data and store it to a target memory location.

    EXTENDING THE NUMBER OF GENERAL PURPOSE REGISTERS AVAILABLE TO INSTRUCTIONS
    116.
    发明专利
    EXTENDING THE NUMBER OF GENERAL PURPOSE REGISTERS AVAILABLE TO INSTRUCTIONS 未知

    公开(公告)号：SG186078A1

    公开(公告)日：2013-01-30

    申请号：SG2012087284

    申请日：2010-11-08

    Applicant: IBM

    Inventor： GREINER DAN ,  MITRAN MARCEL ,  SLEGEL TIMOTHY

    Abstract: A computer employs a set of General Purpose Registers (GPRs). Each GPR comprises a plurality of portions. Programs such as an Operating System and Applications operating in a Large GPR mode, access the full GPR, however programs such as Applications operating in Small GPR mode, only have access to a portion at a time. Instruction Opcodes, in Small GPR mode, may determine which portion is accessed.

    Tradcucción de dirección dinámica con gestión de trama
    117.
    发明专利
    Tradcucción de dirección dinámica con gestión de trama 未知

    公开(公告)号：ES2381428T3

    公开(公告)日：2012-05-28

    申请号：ES09700560

    申请日：2009-01-05

    Applicant: IBM

    Inventor： GREINER DAN ,  GAINEY JR ,  HELLER LISA ,  OSISEK DAMIAN ,  SLEGEL TIMOTHY ,  SITTMANN III

    IPC: G06F12/14 ,  G06F9/30 ,  G06F12/10

    Abstract: Un método para llevar a cabo una función de gestión de trama en un procesador (101) capaz de traducir una dirección virtual a una dirección traducida de un bloque de datos en almacenamiento principal en un sistema informático (100) de una arquitectura de máquina que tiene una jerarquía de tablas (410, 412, 414, 416) de traducción utilizadas para la traducción de dicha dirección virtual, estando definida dicha función de gestión de trama para dicha arquitectura de máquina, estando el método caracterizado por que comprende: obtener una instrucción de máquina que contiene un código de operación para una instrucción de activar clave de almacenamiento y borrar; y ejecutar la instrucción de máquina, comprendiendo: obtener un campo de gestión de trama con un campo de clave que comprende una serie de bits de protección de acceso y un campo de indicador del tamaño de bloque; obtener una dirección de operando de una trama de almacenamiento sobre la que ha de llevarse a cabo dicha instrucción de máquina, siendo dicha dirección de operando una entre una dirección de bloque grande de datos y una dirección de un bloque pequeño de datos; en respuesta a la habilitación de una función de activar clave de almacenamiento, poner los bits de protección de acceso de almacenamiento de cada clave de almacenamiento asociada con dicho bloque datos determinado, a un valor de dichos bits de protección de acceso de dicho campo de clave; y en respuesta a la habilitación de una función de borrar, borrar cada bloque datos al que se dirige dicha dirección de operando poniendo a cero todos los bytes de cada bloque de datos.

    MECANISMO DE EXTRACCION DE ATRIBUTOS DE CACHE E INSTRUCCION PARA EL MISMO.
    119.
    发明专利
    MECANISMO DE EXTRACCION DE ATRIBUTOS DE CACHE E INSTRUCCION PARA EL MISMO. 未知

    公开(公告)号：ES2368682T3

    公开(公告)日：2011-11-21

    申请号：ES09700229

    申请日：2009-01-07

    Applicant: IBM

    Inventor： GREINER DAN ,  SLEGEL TIMOTHY

    IPC: G06F9/445

    Abstract: Un método de funcionamiento de un ordenador que comprende: la extracción (801), por un procesador (106) de un sistema de procesamiento, de una instrucción de máquina de caché definida para una arquitectura informática, la instrucción de máquina de caché comprende un código de operación, un identificador del operando, el identificador del operando identifica una ubicación de operando; la ejecución de la instrucción de máquina de caché comprende: sobre la base de un identificador de nivel de caché, la determinación de una caché de destino; sobre la base de un identificador de atributo de caché, la determinación de un atributo de caché (804) que se va a extraer; la extracción (805) del atributo de caché determinado de la caché de destino; y guardar (806) el atributo de caché extraído en la ubicación de operando identificada, en la que el atributo de caché que se va a extraer comprende cualquiera de: un resumen de la topología de caché de una o varias cachés; un tamaño de línea de la caché de destino; un tamaño total de la caché de destino; o un nivel de asociatividad establecida de la caché de destino.

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