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公开(公告)号：KR100151010B1
公开(公告)日：1998-10-01
申请号：KR1019940032132
申请日：1994-11-30
Applicant: 삼성전자주식회사
IPC: H01L27/11 , H01L21/8244
Abstract: SRAM 셀 및 그 제조방법이 개시되어 있다. 박막트랜지스터의 게이트, 상기 게이트 하부에 형성된 평탄화층, 및 상기 평탄화층과 박막트랜지스터 게이트 사이에 상기 평탄화층보다 에치비가 작은 절연층을 구비하는 것을 특징으로 하는 SRAM 셀을 제공한다.
본 발명에 의하면 BPSG층과 박막트랜지스터 게이트층 사이에 물질층을 개재함으로써, 박막트랜지스터 게이트 에지 영역에서 안정된 전기적 동작특성을 확보할 수 있으며, BPSG 층으로부터 박막트랜지스터 채널영역으로의 확산을 방지할 수 있다.-
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公开(公告)号：KR1019970051317A
公开(公告)日：1997-07-29
申请号：KR1019950065870
申请日：1995-12-29
Applicant: 삼성전자주식회사
Inventor： 신헌종
IPC: G11C11/413
Abstract: 본 발명은 스테이틱 랜덤 억세스 메모리 셀에 관한 것으로서, 특히 제1전원전압과 제1노드의 사이에 전류통로가 연결되고 제2노드에 게이트가 연결된 제1피모스 트랜지스터; 제1전원전압과 상기 제1노드의 사이에 전류통로가 연결되고 상기 제2노드에 게이트가 연결된 제1엔모스 트랜지스터 ;제1전원전압과 상기 제2노드의 사이에 전류통로가 연결되고 상기 제1노드에 게이트가 연결된 제2피모스 트랜지스터; 제2전원전압과 상기 제2노드의 사이에 전류통로가 연결되고 상기 제2노드에 게이트가 연결된 제2엔모스 트랜지스터 ;제1비트라인과 상기 제1노드의 사이에 전류통로가 연결되고 게이트에 워드라인이 연결된 제3피모스 트랜지스터; 제2비트라인과 상기 제2노드의 사이에 전류통로가 연결되고 게이트에 상기 워드라인이 연결된 제4피모스 트랜지스터를 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 스테이틱 랜덤 억세스 메모리 셀에 데이타 기입시에 패스 트랜지스터에 의한 전압강하를 제거하여 안정된 셀동작이 가능하다.-
公开(公告)号：KR1019970051311A
公开(公告)日：1997-07-29
申请号：KR1019950065869
申请日：1995-12-29
Applicant: 삼성전자주식회사
Inventor： 신헌종
IPC: G11C11/41
Abstract: 본 발명은 스테이틱 랜덤 억세스 메모리 셀에 관한 것으로서, 특히 제1전원전압이 연결된 워드라인과 제1노이드의 사이에 전류통로가 연결되고 제2노드에 게이트가 연결된 제1피모스 트랜지스터; 제2전원전압이 연결된 워드라인과 제1노이드의 사이에 전류통로가 연결되고 제2노드에 게이트가 연결된 제1피모스 트랜지스터; 상기 워드라인과 제2노이드의 사이에 전류통로가 연결되고 제1노드에 게이트가 연결된 제2피모스 트랜지스터; 제2전원전압과 제2노이드의 사이에 전류통로가 연결되고 제1노드에 게이트가 연결된 제2엔모스 트랜지스터; 제1비트라인과 제1노이드의 사이에 전류통로가 연결되고 게이트에 워드라인이 연결된 제3피모스 트랜지스터; 제2비트라인과 제2노드 사이에 전류통로가 연결되고 게이트에 워드라인이 연결된 제4피모스 트랜지스터를 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 스테이틱 랜덤 억세스 메모리 셀에 데이타 기입시에 패스 트랜지스터에 의한 전압강하를 제거하여 안정된 셀동작이 가능하다.-
公开(公告)号：KR1019970008446B1
公开(公告)日：1997-05-24
申请号：KR1019930032278
申请日：1993-12-31
Applicant: 삼성전자주식회사
Inventor： 신헌종
IPC: H01L27/11
CPC classification number: H01L2924/01005 , H01L2924/01013
Abstract: a semiconductor substrate with a trench having a bottom surface and both side walls; a first N+ doping region formed in the semiconductor substrate; a second P+ doping region formed in the semiconductor substrate by including the first doping region; a third P+ doping region formed in the semiconductor substrate which is adjacent to the top of the trench; a first insulating layer which is formed inside the trench and on the upper surface of the semiconductor substrate and has an open aperture revealing the first doping region; a gate electrode layer formed on the surface of the first insulating layer; a second insulating layer formed on the upper surface of the gate electrode layer; a third insulating layer formed on the side of the gate electrode layer; a semiconductor layer which is formed on the bottom of the trench and is contacted to the first doping region; and a forth N+ doping region formed on the upper part of the trench and on the upper surface of the second insulating layer.
Abstract translation: 具有沟槽的半导体衬底，具有底表面和两个侧壁; 形成在所述半导体衬底中的第一N +掺杂区; 通过包括第一掺杂区在半导体衬底中形成的第二P +掺杂区; 形成在所述半导体衬底中的与所述沟槽的顶部相邻的第三P +掺杂区域; 第一绝缘层，其形成在所述沟槽内部和所述半导体衬底的上表面上，并且具有露出所述第一掺杂区域的开口孔; 形成在所述第一绝缘层的表面上的栅电极层; 形成在所述栅电极层的上表面上的第二绝缘层; 形成在栅电极层一侧的第三绝缘层; 半导体层，其形成在所述沟槽的底部并与所述第一掺杂区域接触; 以及形成在沟槽的上部和第二绝缘层的上表面上的第四N +掺杂区域。
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Patent Agency Ranking
公开(公告)号：KR1019970008194A
公开(公告)日：1997-02-24
申请号：KR1019950019792
申请日：1995-07-06
Applicant: 삼성전자주식회사
Inventor： 신헌종
IPC: G11C11/413
Abstract: 제1비트라인과 제2비트라인의 비트라인쌍과, 두개의 인버터가 제1 및 제2노드를 중심으로 환형으로 접속된 래치와, 상기제1비트라인과 상기 제1노드 사이의 데이타 패스를 형성하는 제1전달수단과, 상기 제2비트라인과 상기 제2노드 사이의 데이타 패스를 형성하는 제2전달수단으로 구성된 SDRM 메모리셀을 구비하는 메모리 장치의 메모리셀 어레이 구조에 관한 것으로, i(여기 i는 자연수)번째 메모리셀의 제1비트라인은 이웃하는 i-1번째의 메모리셀의 비트라인쌍중의 하나의 라인이며, 제2비트라인은 이웃하는 i+1번째의 메모리셀의 비트라인쌍중의 하나의 비트라인과 공유되어 하나의 로우측에 연속 접속된 구조를 갖는 메모리셀 어레이 구조로서, 이는 메모리셀의 갯수보다 하나가 많은 비트라인만으로 다수의 메모리셀의 데이타를 억세스할 수 있도록 한 것이다.
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公开(公告)号：KR100100921B1
公开(公告)日：1996-06-20
申请号：KR1019920017556
申请日：1992-09-25
Applicant: 삼성전자주식회사
Inventor： 신헌종
IPC: H01L21/283
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公开(公告)号：KR1019960019742A
公开(公告)日：1996-06-17
申请号：KR1019940032132
申请日：1994-11-30
Applicant: 삼성전자주식회사
IPC: H01L27/11 , H01L21/8244
Abstract: SRAM 셀 및 그 제조방법이 개시되어 있다. 박막트랜지스터의 게이트, 상기 게이트 하부에 형성된 평탄화층, 및 상기 평탄화층과 박막트랜지스터 게이트 사이에 상기 평탄화층보다 에치비가 작은 절연층을 구비하는 것을 특징으로 하는 SRAM 셀을 제공한다.
본 발명에 의하면 BPSG층과 박막트랜지스터 게이트층 사이에 물질층을 개재함으로써, 박막트랜지스터 게이트 에지 영역에서 안정된 전기적 동작특성을 확보할 수 있으며, BPSG층으로부터 박막트랜지스터 채널영역으로의 확산을 방지할 수 있다.-
公开(公告)号：KR1019960012516A
公开(公告)日：1996-04-20
申请号：KR1019940024768
申请日：1994-09-29
Applicant: 삼성전자주식회사
Inventor： 신헌종
IPC: H01L27/11
Abstract: 충부한 오프셋 영역을 확보할 수 있는 스태틱 랜덤 억세스 메모리 소자 및 제조방법이 개시되어 있다. 제2박막트랜지스터의 제1도전형의 게이트, 상기 게이트 일 표면에 형성된 제2도전형의 불순물층 및 상기 불순물층을 그 드레인으로 제1박막트랜지스터를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자를 제공한다.
본 발명에 의하면, 제1박막트랜지스터의 드레인을 제2박막트랜지스터의 게이트의 일 표면에 형성함으로써 오프셋 영역을 확장시켜 스탠바이 전류를 감소시킬 수 있다.-
公开(公告)号：KR1019960012513A
公开(公告)日：1996-04-20
申请号：KR1019940023726
申请日：1994-09-16
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 신규한 박막 트랜지스터 제조방법 및 구조가 개시되어 있다. 반도체기판 상에 제1도전형의 불순물로 도우핑된, 박막 트랜지스터의 게이트용 제1도전층을 형성한 후, 한 셀의 게이트가 인접 셀의 게이트와 연결되도록 제1도전층을 패터닝한다. 결과물 상에 게이트절연막, 제2도전층 및 제1절연막을 차례로 형성한다. 제1절연막 및 제2도전층을 패터닝하여 제1절연막 패턴 및 박막 트랜지스터의 채널을 형성한 후, 결과물 전면에 제2절연막을 형성한다. 리소그라피 공정으로, 제1도전층의 상부영역 중 게이트가 서로 격리되어야 할 영역과, 인접하는 두셀의 채널 엣지를 함께 노출시킨 후, 제2절연막을 에치백하여 제1절연막 패턴 및 채널의 측벽에 제2절연막으로 이루어진 스페이서를 형성한다. 스페이스를 식각마스크로 사용하여 제1도전층을 식각함으로써 연결되어 있는 게이트를 서로 격리시킨다. 박막 트랜지스터의 채널과 게이트가 셀프-얼라인되어 우수한 동작특성을 갖는 고집적 SRAM 셀을 구현할 수 있다.
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