公开(公告)号：KR20210033096A

公开(公告)日：2021-03-26

申请号：KR1020190114042A

申请日：2019-09-17

Applicant: 삼성전자주식회사

Inventor： 이성문 ,  곽민찬 ,  신헌종 ,  정용식 ,  노영창 ,  이두현 ,  정성헌 ,  지상원

IPC: H01L29/66 ,  H01L21/768 ,  H01L21/8234 ,  H01L29/78

CPC classification number: H01L21/76897 ,  H01L21/823431 ,  H01L21/823462 ,  H01L29/66348 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

Abstract: 본 발명의 실시예에 따른 반도체 장치의 제조방법은, 기판 상에 제1 방향으로 연장되는 활성 영역을 형성하는 단계, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물을 형성하는 단계, 상기 게이트 구조물의 상부 일부를 제거하고, 상기 게이트 구조물이 제거된 영역에 게이트 캡핑층을 형성하는 단계, 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역과 연결되는 콘택 플러그를 형성하는 단계, 상기 게이트 캡핑층의 상면을 덮으며 상기 제2 방향으로 연장되는 제1 패턴층 및 상기 제1 패턴층으로부터 상기 제1 방향을 따라 연장되어 상기 콘택 플러그의 일부를 덮는 제2 패턴층을 포함하는 마스크 패턴층을 형성하는 단계, 및 상기 마스크 패턴층으로부터 노출된 상기 콘택 플러그를 상부로부터 소정 깊이로 일부 제거하는 단계를 포함할 수 있다.

公开(公告)号：KR102236049B1

公开(公告)日：2021-04-05

申请号：KR1020140084463A

申请日：2014-07-07

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  오경석 ,  김철 ,  신헌종 ,  유종렬 ,  이현정 ,  정성훈

IPC: H01L29/78 ,  H01L21/316 ,  H01L21/336

Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는, 기판으로부터 돌출되고, 일방향으로 연장된 하부 핀(fin), 상기 하부 핀 상에 형성된 산화막, 상기 산화막으로부터 돌출되고, 상기 하부 핀과 대응되는 위치 상에 상기 하부 핀과 이격되어 형성된 상부 핀, 및 상기 상부 핀 상에, 상기 상부 핀과 교차하는 방향으로 형성된 게이트 구조물을 포함하되, 상기 산화막은 Ge를 포함한다.

公开(公告)号：KR102224386B1

公开(公告)日：2021-03-08

申请号：KR1020140182970A

申请日：2014-12-18

Applicant: 삼성전자주식회사

Inventor： 전휘찬 ,  신헌종 ,  장재란

IPC: H01L21/336 ,  H01L21/31

CPC classification number: H01L21/32 ,  H01L29/66553 ,  H01L21/28238 ,  H01L21/31 ,  H01L21/76816 ,  H01L21/76897 ,  H01L21/823431 ,  H01L21/823475 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/401 ,  H01L29/41791 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/7848 ,  H01L21/823437 ,  Y10S148/117

Abstract: 집적 회로 장치의 제조 방법이 제공된다. 상기 집적 회로 장치의 제조 방법은, 기판 상에 게이트 구조물을 형성하고, 상기 게이트 구조물의 마주보는 측벽 상에 각각, 제1 희생막 패턴과 제2 희생막 패턴을 형성하고, 상기 제1 희생막 패턴의 일부를 제1 절연막 패턴으로 교환(replacing)하되, 상기 제1 희생막 패턴의 일부가 상기 제1 절연막 패턴 내에 남겨지고, 상기 제2 희생막 패턴을 제2 절연막 패턴으로 교환하고, 상기 제1 절연막 패턴 내에 남겨진 상기 제1 희생막 패턴의 적어도 일부를 도전성 패턴으로 교환하는 것을 포함한다.

公开(公告)号：KR102264656B1

公开(公告)日：2021-06-14

申请号：KR1020140140977

申请日：2014-10-17

Applicant: 삼성전자주식회사

Inventor： 하승석 ,  배근희 ,  여경환 ,  박은실 ,  신헌종

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：KR102254031B1

公开(公告)日：2021-05-20

申请号：KR1020140136531

申请日：2014-10-10

Applicant: 삼성전자주식회사

Inventor： 전휘찬 ,  원대희 ,  신헌종 ,  이유선

IPC: H01L21/768 ,  H01L21/336 ,  H01L29/78

Abstract: 반도체소자에서, 기판상에제1 단부를갖는제1 게이트구조물이구비된다. 상기제1 게이트구조물과서로이격되고, 상기제1 단부와사선방향으로서로마주하는제2 단부를갖는제2 게이트구조물이구비된다. 상기제1 및제2 게이트구조물의측벽과접촉하면서상기제1 및제2 게이트구조물사이에배치되어상기제1 및제2 게이트구조물을전기적으로연결시키는교차연결패턴이구비된다. 상기제1 게이트구조물의제1 단부의상부와상기교차연결패턴의제1 상부측벽을직접연결시키는제1 콘택플러그가구비된다. 상기제2 게이트구조물의제2 단부의상부와상기교차연결패턴의제2 상부측벽을직접연결시키는제2 콘택플러그가구비된다. 상기반도체소자는교차연결패턴에의한기생커패시턴스가감소될수 있다.

公开(公告)号：KR102224386B1

公开(公告)日：2021-03-08

申请号：KR1020140182970

申请日：2014-12-18

Applicant: 삼성전자주식회사

Inventor： 전휘찬 ,  신헌종 ,  장재란

IPC: H01L21/336 ,  H01L21/31

Abstract: 집적회로장치의제조방법이제공된다. 상기집적회로장치의제조방법은, 기판상에게이트구조물을형성하고, 상기게이트구조물의마주보는측벽상에각각, 제1 희생막패턴과제2 희생막패턴을형성하고, 상기제1 희생막패턴의일부를제1 절연막패턴으로교환(replacing)하되, 상기제1 희생막패턴의일부가상기제1 절연막패턴내에남겨지고, 상기제2 희생막패턴을제2 절연막패턴으로교환하고, 상기제1 절연막패턴내에남겨진상기제1 희생막패턴의적어도일부를도전성패턴으로교환하는것을포함한다.

公开(公告)号：KR100690924B1

公开(公告)日：2007-03-09

申请号：KR1020050127042

申请日：2005-12-21

Applicant: 삼성전자주식회사

Inventor： 장찬삼 ,  마에다시게노부 ,  오창봉 ,  신헌종

IPC: H01L21/8238 ,  H01L21/336

Abstract: A semiconductor IC device is provided to simplify a fabricating process and reduce a fabricating cost by decreasing the number of used masks. A substrate(100) is prepared in which a low-voltage transistor region of first conductivity type and a high-voltage transistor region of second conductivity type. A low voltage transistor of first conductivity type includes a first well of second conductivity type, a first gate electrode, a first low density impurity region of second conductivity type and a high-density impurity region of first conductivity type. The first well is formed in the low voltage transistor region. The first gate electrode is formed on the first well. The first low-density impurity region is formed in the first well to adjust a threshold voltage. The high-density impurity region of first conductivity type is aligned with both sides of the first gate electrode. A high voltage transistor of second conductivity type includes a second well of first conductivity type, a second gate electrode and a high voltage transistor of second conductivity type. The second well is formed in the high-voltage transistor region. The second gate electrode is formed on the second well. The high-density impurity region of second conductivity type is formed in the second well, having substantially the same Rp(projected range) as that of the first low-density impurity region for adjusting the threshold voltage and aligned with the second low-density impurity region and both sides of the second gate electrode.

Abstract translation: 提供半导体IC器件以简化制造工艺并通过减少使用的掩模的数量来降低制造成本。 准备衬底（100），其中，第一导电类型的低电压晶体管区域和第二导电类型的高电压晶体管区域。 第一导电类型的低电压晶体管包括第二导电类型的第一阱，第一栅电极，第二导电类型的第一低浓度杂质区域和第一导电类型的高浓度杂质区域。 第一阱形成在低电压晶体管区域中。 第一栅电极形成在第一阱上。 第一低密度杂质区形成在第一阱中以调节阈值电压。 第一导电类型的高浓度杂质区域与第一栅电极的两侧对齐。 第二导电类型的高电压晶体管包括第一导电类型的第二阱，第二栅电极和第二导电类型的高电压晶体管。 第二阱形成在高电压晶体管区域中。 第二栅电极形成在第二阱上。 在第二阱中形成第二导电类型的高浓度杂质区，其具有与用于调节阈值电压的第一低浓度杂质区的Rp（投影范围）基本相同的Rp（投影范围）并且与第二低浓度杂质 区域和第二栅电极的两侧。

公开(公告)号：KR100688563B1

公开(公告)日：2007-03-02

申请号：KR1020050067832

申请日：2005-07-26

Applicant: 삼성전자주식회사

Inventor： 전중원 ,  신헌종 ,  진유승

IPC: H01L21/28

Abstract: 필드 게이트 및 액티브 상부로 공유 콘택이 형성되는 반도체 소자로서, 액티브 상부에 딥 정션이 형성된 반도체 소자 및 그 제조 방법을 제공한다. 그 반도체 소자는 기판 상에 형성되고 소자 분리층에 의해서 절연된 액티브, 소자 분리층에 인접하고 액티브 내의 상부 일부분에 고에너지 임플란테이션에 의해 형성된 딥 정션(deep junction), 딥 정션에 인접하고 액티브 내의 상부에 형성된 소오스 또는 드레인, 소자 분리층 상부 및 딥 정션이 소자 분리층에 인접하는 딥 정션의 일부분 상부로 형성된 필드 게이트 및 필드 게이트 상부 및 상부로 필드 게이트가 형성되지 않은 딥 정션의 다른 부분 상부로 형성된 공유 콘택을 포함한다. 본 발명에 의한 반도체 소자 및 그 제조 방법은 액티브 상부에 형성된 딥 정션을 이용하여 공유 콘택 형성시 발생하는 핏팅에 의한 누설 전류를 방지함으로써, SRAM 셀에서의 SNM 수준 저하 문제를 방지할 수 있다.

公开(公告)号：KR100640662B1

公开(公告)日：2006-11-01

申请号：KR1020050072006

申请日：2005-08-06

Applicant: 삼성전자주식회사

Inventor： 이병주 ,  신헌종 ,  강희성

IPC: H01L21/28

Abstract: A semiconductor device having a barrier metal spacer and a manufacturing method thereof are provided to prevent penetration of copper into interlayer dielectrics by covering a sidewall of a first dielectric with a first barrier metal spacer. First metal lines(210,255b) are formed on a semiconductor substrate(203). An etch stop layer(212) is formed on the first metal line. The etch stop layer includes an opening unit exposing at least part of the first metal line. Interlayer dielectrics(205,220) are formed on the etch stop layer. The interlayer dielectric includes a via hole connected to the opening unit to expose a part of the first metal line. A first barrier metal spacer(240) covers a sidewall of the exposed interlayer dielectric in the via hole. The first barrier metal spacer exposes a part of the first metal line. The first barrier metal spacer exposes at least lower end of the sidewall of the exposed etch stop layer. A via plug(255a) gap-fills the via hole and the opening unit. The via plug is electrically connected to the part of the metal line and is unconnected to the interlayer dielectric.

Abstract translation: 提供具有阻挡金属隔板的半导体器件及其制造方法，以通过用第一阻挡金属隔板覆盖第一电介质的侧壁来防止铜渗入层间电介质。 第一金属线（210,255b）形成在半导体衬底（203）上。 在第一金属线上形成蚀刻停止层（212）。 蚀刻停止层包括暴露第一金属线的至少一部分的开口单元。 层间电介质（205,220）形成在蚀刻停止层上。 层间电介质包括连接到开口单元的通孔以暴露第一金属线的一部分。 第一阻挡金属隔离物（240）覆盖通孔中暴露的层间电介质的侧壁。 第一阻挡金属隔板暴露第一金属线的一部分。 第一阻挡金属间隔件暴露暴露的蚀刻停止层的侧壁的至少下端。 通孔插塞（255a）以间隙填充通孔和开口单元。 通孔插塞电连接到金属线的一部分并且不连接到层间电介质。

公开(公告)号：KR1020040107779A

公开(公告)日：2004-12-23

申请号：KR1020030038381

申请日：2003-06-13

Applicant: 삼성전자주식회사

Inventor： 양봉길 ,  신헌종 ,  박강욱

IPC: H01L29/73

CPC classification number: H01L29/732 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/1004

Abstract: PURPOSE: A BJT(Bipolar Junction Transistor) and a manufacturing method thereof are provided to reduce emitter-resistance by controlling properly the height of a polysilicon layer used as an emitter electrode. CONSTITUTION: An impurity region is formed on a semiconductor substrate(110) with a collector region, wherein the impurity region is composed of an emitter region and a base region for enclosing the emitter region. A first conductive pattern is formed on the impurity region to contact the emitter region. A second conductive pattern(160) is formed on the impurity region to contact the base region. An upper surface of the second conductive pattern is substantially the same as or relatively higher than that of the first conductive pattern.

Abstract translation: 目的：提供BJT（双极结晶体管）及其制造方法，以适当地控制用作发射电极的多晶硅层的高度来降低发射极电阻。 构成：在具有集电极区域的半导体衬底（110）上形成杂质区域，其中杂质区域由用于封装发射极区域的发射极区域和基极区域构成。 在杂质区上形成第一导电图案以接触发射极区域。 第二导电图案（160）形成在杂质区上以接触基极区域。 第二导电图案的上表面与第一导电图案基本相同或相对较高。