公开(公告)号：KR100255135B1

公开(公告)日：2000-05-01

申请号：KR1019970080569

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 박용 ,  김한수

IPC: H01L21/28

CPC classification number: H01L21/28518 ,  H01L21/823425 ,  H01L21/823443 ,  H01L29/665 ,  H01L29/66659

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to perform properly a silicidation process by masking a narrow active region. CONSTITUTION: A gate insulating layer(102) is grown on a surface of a silicon substrate(100) by performing a thermal oxidation process. A polysilicon layer is deposited thereon. A gate(104) is formed by patterning the polysilicon layer. N type dopant ions are implanted by using the gate(104) as an ion implantation mask. An N- active region(106) is formed on the substrate(100) of both sides of the gate(104). A spacer(108) is formed at a sidewall of the gate(104) by depositing and etching an insulating layer. A photoresist pattern is formed to mask a narrow region between the gate(104) and the gate(104). An N+ active region(112) is formed on the substrate(100) of both sides of the spacer(108) by using the photoresist pattern as an ion implantation mask. A silicide layer(114) is formed on the exposed N- and N+ active regions(106,112) and an upper portion of the gate(104).

Abstract translation: 目的：提供半导体器件的制造方法，通过掩蔽狭窄的有源区域来适当地进行硅化处理。 构成：通过进行热氧化处理，在硅衬底（100）的表面上生长栅绝缘层（102）。 在其上沉积多晶硅层。 通过图案化多晶硅层形成栅极（104）。 通过使用栅极（104）作为离子注入掩模来注入N型掺杂剂离子。 在栅极（104）的两侧的基板（100）上形成N-有源区（106）。 通过沉积和蚀刻绝缘层，在栅极（104）的侧壁处形成间隔物（108）。 形成光致抗蚀剂图案以掩蔽栅极（104）和栅极（104）之间的窄区域。 通过使用光致抗蚀剂图案作为离子注入掩模，在间隔物（108）的两侧的基板（100）上形成N +有源区（112）。 在暴露的N和N +有源区（106,112）和栅极（104）的上部上形成硅化物层（114）。

公开(公告)号：KR100228533B1

公开(公告)日：1999-11-01

申请号：KR1019970026418

申请日：1997-06-23

Applicant: 삼성전자주식회사

Inventor： 박용 ,  이수철

IPC: H01L27/10

CPC classification number: H01L23/5258 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본 발명에 따라 레이져 빔 조사에 의해 절단되는 퓨즈링크를 포함하는 금속배선을 가지는 집적회로에서 상기 금속배선은 서로 이격되고 대향하는 단부들을 가지는 두 개의 금속도선층들과 상기 금속도선층들의 상부 및 단부 표면들과 상기 단부들사이에 퓨즈링크를 한정하기 위하여 형성된 퓨즈층으로 구성된다. 퓨즈층은 레이져 빔 에너지를 흡수하는 작용을 하므로 퓨즈링크가 용이하게 절단될 수 있고, 또한 복수개의 금속배선들이 조밀하게 배열된 경우 상기 퓨즈층은 광학적 빛 비반사층으로 작용하므로서 미세한 금속배선들을 형성할 수 있다.

公开(公告)号：KR100165391B1

公开(公告)日：1998-12-15

申请号：KR1019950011617

申请日：1995-05-11

Applicant: 삼성전자주식회사

Inventor： 박용

IPC: H01L27/11 ,  H01L21/8244

Abstract: 본 발명은 적층된 게이트전극패턴을 갖는 에스 램(SRAM) 셀 및 그 제조방법에 관해 개시한다. 본 발명의 에스 램(SRAM) 셀은 반도체기판, 상기 반도체기판상에 순차적으로 적층되어 있고 각각 그 측면에 제1 및 제2 스페이서를 갖는 제1 및 제2 게이트 적층물, 상기 제1 및 제2 게이트 적층물 둘레의 반도체기판에 형성된 LDD형 불순물영역, 상기 반도체기판과 Vss접촉을 형성하기 위해 상기 불순물 영역에 자기 정합적으로 접촉되어 있는 도전층을 구비한다. 따라서, 에스 램의 셀 집적도를 높일 수 있다. 또한, 자기정합(self-aligned)적 방법으로 Vss 접속을 형성하므로 이를 위한 마스크 공정이 생략되어 에스 램의 제조공정을 줄일 수 있다.

公开(公告)号：KR1019980035448A

公开(公告)日：1998-08-05

申请号：KR1019960053792

申请日：1996-11-13

Applicant: 삼성전자주식회사

Inventor： 박용 ,  신헌종

IPC: H01L21/28

Abstract: 본 발명은 반도체 메모리 장치의 콘택 제조방법에 관한 것으로, 두단계로 콘택홀을 형성하고 또한 측벽 스페이서를 이용하여 최종 콘택홀을 형성하므로써 부정합시의 마아진을 확보하여 누설전류 또는 도전층의 단락등을 방지할 수 있는 콘택 제조방법을 보여준다. 본 발명의 요지는 반도체 메모리 장치의 콘택 제조방법에 있어서, 실리콘 기판상에 필드산화막과 제1도전층을 형성하는 과정과, 전면을 통하여 제1층간절연막을 형성하는 과정과, 상기 제1층간절연막의 상부표면에 제2도전층을 형성하는 과정과, 상기 제2도전층의 상부표면에 제2층간절연막을 형성하는 과정과, 제1단계 콘택홀을 형성하기 위하여 상기 제2층간절연막, 제2도전층 및 상기 제1층간절연막의 일부분에 하부 도전층과 소정두께 이격된 일정깊이로 사진 공정 및 식각 공정을 진행하는 과정과, 상기 제1단계 콘택홀 및 전면에 걸쳐 절연막을 형성하는 과정과, 상기 절연막을 전면 에치백하여 측벽 스페이서를 형성하는 과정과, 상기 측벽 스페이서를 마스크로 이용하여 제1층간절연막을 건식 식각하여 제거하여 상기 제1도전층 및 실리콘 기판 상� ��표면에 제2단계 콘택홀을 형성하는 과정을 포함함을 특징으로 한다.

公开(公告)号：KR100138294B1

公开(公告)日：1998-04-28

申请号：KR1019940027701

申请日：1994-10-27

Applicant: 삼성전자주식회사

Inventor： 박용

IPC: H01L27/11

Abstract: 구동 트랜지스터의 게이트전극과 전송 트랜지스터의 게이트전극을 서로 다른 층의 도전층에 형성하는 스태틱 랜덤 억세스 메모리소자 및 그 제조방법이 기재되어 있다. 이는, 제1층의 도전층에 형성되고, 서로 평행하게 마주보도록 배치된 제1 및 제2구동 트랜지스터의 게이트전극, 제2층의 도전층에 형성되고, 상기 구동 트랜지스터의 게이트전극과 평행하도록 배치된 제1 및 제2전송 트랜지스터의 게이트전극, 상기 제1구동 트랜지스터의 게이트전극에 대해 수직방향으로 배치된 제1활성영역 및 상기 제2구동 트랜지스터의 게이트전극에 대해 수직방향으로 배치된 제2활성영역을 포함하는 제1셀을 포함하는 것을 특징으로 한다. 따라서, 구동 트랜지스터의 게이트전극과 전송 트랜지스터의 게이트전극을 서로 다른 층의 도전층에 적층되도록 형성할 뿐만 아니라, 서로 평행하도록 형성함으로써 셀 크기를 용이하게 감소시켜 집적도 향상을 꾀할 수 있다.

公开(公告)号：KR1019960030445A

公开(公告)日：1996-08-17

申请号：KR1019950000851

申请日：1995-01-19

Applicant: 삼성전자주식회사

Inventor： 박용

IPC: H01L29/786

Abstract: 스태틱 랜덤 억세스 메모리(SRAM) 셀의 박막 트랜지스터 제조방법 및 그 구조에 관하여 개시한다. 본 발명은 반도체 기판상에 게이트용 제1도전층을 형성하는 단계와, 상기게이트용 제1도전층을 패터닝하여 게이트를 형성하는 단계와, 상기 게이트가 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 바디용 제2도전층을 형성하는 단계와, 상기 바디용 제2도전층 및 게이트 절연막을 식각하여, 상기 게이트 절연막상의 일부에 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물상에 바디용 제3도전층을 형성하는 단계와, 상기 바디용 제3도전층의 전면에 채널이온 주입을 실시하는 단계를 포함한다. 본 발명에 의하면 게이트 절연막의 두께를 얇게 할 수 있어서 박막 트랜지스터의 온상태에서 전류구동능력을 향상시켜 셀의 안정도, 소프트에러 내성의 강화, 노이즈(noise) 면역성, 및 저(low) 스탠드-바이전류등의 동작 특성을 개선 할 수 있다.

公开(公告)号：KR100238871B1

公开(公告)日：2000-01-15

申请号：KR1019970013998

申请日：1997-04-16

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  박용 ,  김한수

IPC: H01L21/335

Abstract: 본 발명은 반도체 소자의 특성변화에 영향을 미치지 않으면서도 살리사이데이션 공정을 수행할 수 있는 반도체 장치 및 그 제조방법에 관한 것으로, 반도체 장치의 모오스 트랜지스터의 제조방법은 반도체 기판의 표면에 인접한 활성영역들을 형성하는 과정과; 상기 활성영역들사이에 개재되는 채널영역상에 게이트 절연막과 게이트전극을 순차적으로 형성하는 과정과; 상기 게이트전극상에 절연물질로 이루어진 게이트 산화 방지막을 형성하는 과정과; 상기 결과물상에 산화공정을 수행하여 상기 게이트전극의 측벽과 상기 반도체 기판의 표면상에 옥사이드층을 도포하는 과정과; 상기 옥사이드층을 열 성장시켜 상기 게이트전극의 측벽에 버즈빅을 형성하는 과정과; 상기 활성영역들과 상기 게이트전극을 전기적으로 절연시키기 위하여, 상기 결과물상에 절연물질을 도포하는 과정과; 상기 결과물을 상기 게이트전극이 드러날때까지 식각하여, 상기 게이트전극의 측벽에 스페이서를 형성하는 과정과; 상기 도전물질을 도포한후 열처리하여 상기 각 활성영역들과 상기 게이트전극상에 메탈 실리사이드를 형성하는 과정을 포함하는 것을 특징으로 한다.

公开(公告)号：KR1019980029591A

公开(公告)日：1998-07-25

申请号：KR1019960048881

申请日：1996-10-26

Applicant: 삼성전자주식회사

Inventor： 박용

IPC: H01L21/336

Abstract: 듀얼 게이트 씨모오스 트랜지스터의 제조방법이 개시된다. 개시된 방법은 트랜지스터의 게이트위에 산화막 또는 질화막 등과 같은 버퍼막을 도포한 후 패터닝 및 이온주입을 행하여 제조함을 특징으로 한다.

公开(公告)号：KR1019970053085A

公开(公告)日：1997-07-29

申请号：KR1019950057103

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 박용

IPC: H01L21/335

Abstract: 바텀 게이트형(Bottom Gate Type) 박막트랜지스터(Thin-Film Transistor)의 전기적 특성을 개선시킬 수 있는 제조방법이 개시된다.
본 발명은 종래 TFT의 채널을 패터닝한 후에 채널 폴리를 산화(oxidation) 시킴으로써 발생하는 채널층과 게이트 유전막의 두께 증가로 인한 문적 전압의 변동을 간단한 공정수순의 변동으로 방지할 수 있으며, 이와 동시에 TFT의 ON 전류를 더욱 증가시킬 수 있다. 또한, TFT의 채널 폴리 산화공정을 그대로 이용함으로써, 채널 폴리(channel poly)내에 존재하는 그레인 바운더리(grain boundary)를 감소시켜 결과적으로, TFT의 누설 전류를 감소시킬 수 있다.

公开(公告)号：KR1019960015886A

公开(公告)日：1996-05-22

申请号：KR1019940027701

申请日：1994-10-27

Applicant: 삼성전자주식회사

Inventor： 박용

IPC: H01L27/11

Abstract: 구동 트랜지스터의 게이트전극과 전송 트랜지스터의 게이트전극을 서로 다른 층의 도전층에 형성하는 스태틱 랜덤 억세스 메모리소자 및 그 제조방법이 기제되어 있다. 이는, 제1층의 도전층에 형성되고, 서로 평행하게 마주보도록 배치된 제1 및 제2구동 트랜지스터의 게이트전극, 제2층의 도전층에 형성되고, 상기 구동 트랜지스터의 게이트전극과 평행하도록 배치된 제1 및 제2진송 트랜지스터의 게이트전극, 상기 제1구동 트랜지스터의 게이트전극에, 대해 수직 방향으로 배치된 제1활성영역 및 상기 제2구동 트랜지스터의 게이트전극에 대해 수직방향으로 배치된 제2활성영역을 포함하는 제1셀을 포함하는 것을 특징으로 한다. 따라서, 구동 트랜지스터의 게이트전극과 전송 트랜지스터의 게이트전극을 서로 다른 층의 도전층에 적층되도록 형성할 뿐만 아니라, 서로 평행하도톡 형성함으로써 셀 크기를 용이하게 감소시켜 집적도 향상을 꾀할 수 있다.