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公开(公告)号：KR1019950034681A
公开(公告)日：1995-12-28
申请号：KR1019940009987
申请日：1994-05-07
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: 본 발명의 반도체 메모리 장치에 관한 것으로, 특히 특정데이타의 프로그램을 위하여 전기적으로 용단가능한 퓨즈소자에 관한 것으로서, 데이타 출력노드에 접속되며 인가되는 프로그램전류에 따라 용단되어 특정 데이타가 프로그램되는 퓨즈소자에 있어서, 일단에 프로그램전류 도는 독출전류를 입력하는 전기적으로 용단가능한 퓨즈와, 퓨즈 프로그램시 상기 퓨즈를 통하여 접지전압으로 흐르는 전류를 증폭하는 증폭패스와, 상기 증폭패스와 병렬접속되며 프로그램된 데이타의 독출시 상기 퓨즈의 타단에 접지전압을 공급하는 독출패스를 구비하는 퓨즈소자에 대한 것이다.
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公开(公告)号：KR1019950026027A
公开(公告)日：1995-09-18
申请号：KR1019940003376
申请日：1994-02-24
Applicant: 삼성전자주식회사
IPC: H01L29/74
Abstract: 본 발명은 고전압 모오스 트랜지스터의 구조에 관한 것으로, 항복전압의 저하를 방지하고 소자간 분리특성을 개선하기 위하여, 채널스톱층을 형성하기 위한 필드이온주입시 액티브영역을 마스킹하는 패턴이, 트랜지스터의 채널 길이 방향으로는 액티브영역보다 미리설정된 길이만큼 좁게, 트랜지스터의 채널 폭 방향으로는 액티영역보다 미리설정된 길이만큼 넓게 레이아웃하여, 필드이온주입이 소자분리 영역의 전체에 이루어지도록 하여 트랜지스터와의 소자분리를 강화시킬 수 있을 뿐만 아니라, 게이트 인듀스드 항복이 일어나는 영역은 액티브영역보다 넓게 마스킹되므로 필드 이온주입영역과 드레인영역과의 상호작용을 방지하여 게이트 인듀스드 항복에 의한 고전압 트랜지스터의 항복전압저하가 방지하여 게이트 인듀스드 항복에 의한 고 압 트랜지스터의 항복전압저하가 방지되며, 문턱전압조정을 위한 이온주입시, 드레인영역으로 동작하는 확산영역과 필드산화막의 경계면이 게이트전극과 인접하는 영역에는 이온주입이 차단되도록 제조된 모오스 트랜지스터의 구조를 제공한다.
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公开(公告)号：KR1019940018870A
公开(公告)日：1994-08-19
申请号：KR1019930000390
申请日：1993-01-13
Applicant: 삼성전자주식회사
IPC: G11C16/00
Abstract: 고속 동작과 칩면적을 축소할 수 있는 불휘발성 반도체 메모리 장치가 개시되고 있다. 그러한 목적을 달성하기 위하여 블럭 소거 동작에서 선택된 메모리 블럭의 워드라인들은 기준전위에 놓여지고 비선택적 메모리블럭의 워드라인들은 부유상태로 놓여지고 반도체 기판에 소거전압을 인가하면 상기 부유상태의 워드라인들은 상기 소거전압으로 용량 커플링되어 자동적으로 소거가 방지된다. 또한 프로그램 동작에서 선택된 워드라인과 관련된 낸드 쎌유닛들을 구성하는 직렬접속된 메모리 트랜지스터들의 채널들과 소오스 및 드레인 정션들을 제어게이트들에 인가되는 프로그램전압 또는 패스전압의 용량 커플링 또는 공통소오스 라인을 통해 충전하고 소거시와 반대되는 모우드로 프로그램하는 낸드쎌들의 상기 충전전압을 비트라인으로 방전시켜 소거시의 모우드와 동일 모우드로 프로그램되는 낸드쎌들은 비트라인들과의 연결을 차단시켜 프로그램이 자동적으로 방지된다. 또한 그러한 동작을 수행하는 디코오딩 기술이 개시되며 프로그램검증과 데이터 독출이 동일한 감지회로와 데이터 레지스터에 의해 행해지는 기술이 개시된다. 그러한 동작은 낸드쎌 또는 노아형 쎌을 가지는 메모리 어레이에 대해서도 마찬가지로 적용될 수 있다.
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公开(公告)号：KR1019940006093B1
公开(公告)日：1994-07-06
申请号：KR1019890006137
申请日：1989-05-08
Applicant: 삼성전자주식회사
Inventor： 최정혁
IPC: G11C11/40
Abstract: Read only memory structure having spacer includes isolation walls having a predetermined interval formed between a connecting region and standard region, a gate oxide layer formed on a substrate on which memory cell is formed, a gate electrode formed on the side of the isolation walls, a first conductive-type channel regions formed beneath the memory cell adjacent to the connecting region and selected memory cell or oxide layer of the cells, and a second conductive-type channel region formed beneath unselected memory cell or oxide layer of the cells and isolation wall, thereby increasing the channel region and reducing the channel resistance.
Abstract translation: 具有间隔物的只读存储器结构包括在连接区域和标准区域之间形成有预定间隔的隔离壁，形成在其上形成有存储单元的基板上的栅极氧化物层，形成在隔离壁一侧的栅电极， 形成在与连接区域相邻的存储单元的下方的第一导电型沟道区和选定的单元的存储单元或氧化物层，以及形成在单元和隔离壁的未选择的存储单元或氧化物层之下的第二导电型沟道区， 从而增加通道区域并降低通道电阻。
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Patent Agency Ranking
公开(公告)号：KR1019930008844B1
公开(公告)日：1993-09-16
申请号：KR1019900015097
申请日：1990-09-22
Applicant: 삼성전자주식회사
IPC: H01L21/00
Abstract: The memory device has a storage cell including an EPROM or EEPROM, and a peripheral circuit including MOS transistors. The gate oxide layer for operation of the peripheral circuit is formed on the substrate before forming the floating gate at the storage cell region, then the tunnel oxide layer is formed on the storage cell region after etching the gate oxide layer selectively so that the memory equips the optimal gate oxide layer. To get enough capacitance, both floating gate on the storage cell region and the gate on the peripheral circuit region are formed after forming the first polycrystal silicon layer on the substrate, then the control gate on the storage cell region is formed after forming the O-N-O isolation layer and the second polycrystal silicon layer, and etching them selectively.
Abstract translation: 存储器件具有包括EPROM或EEPROM的存储单元和包括MOS晶体管的外围电路。 在存储单元区域形成浮栅之前，在基板上形成用于外围电路工作的栅极氧化层，然后选择性地蚀刻栅极氧化物层之后，在存储单元区域上形成隧道氧化物层，使得存储器 最佳栅氧化层。 为了获得足够的电容，在基板上形成第一多晶硅层之后，在存储单元区域上的浮置栅极和外围电路区域上的栅极形成，然后在形成ONO隔离之后形成存储单元区域上的控制栅极 层和第二多晶硅层，并选择性地蚀刻它们。
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公开(公告)号：KR1019930006982B1
公开(公告)日：1993-07-24
申请号：KR1019900020261
申请日：1990-12-10
Applicant: 삼성전자주식회사
Inventor： 최정혁
IPC: H01L27/10 , H01L27/112
Abstract: The method comprises the steps of forming a first poly-Si layer (88) on a substrate (70), etching the layers (86,88) along word lines, forming a second insulation layer (92) thereon to apply a potoresist (94) thereon to etch-back the substrate, removing the exposed layer (92,84) to form a word line pattern, removing the layers (89,94) to apply a photoresist (96) thereon to etch the exposed oxide film (86) and layer (84) to form a memory string selection line pattern, activating the ion injection region from a third insulation layer (100) at the side wall of the word line, forming program data under the word line and forming and etching the insulation film on the substrate to form a contact region and a bit line.
Abstract translation: 该方法包括以下步骤：在衬底（70）上形成第一多晶硅层（88），沿着字线蚀刻层（86,88），在其上形成第二绝缘层（92）以施加光刻胶（94 ）去除衬底，去除暴露的层（92,84）以形成字线图案，去除层（89,94）以在其上施加光致抗蚀剂（96）以蚀刻暴露的氧化膜（86） 和层（84）以形成存储器串选择线图案，从字线的侧壁处的第三绝缘层（100）激活离子注入区域，在字线下形成程序数据，并形成和蚀刻绝缘膜 在基板上形成接触区域和位线。
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公开(公告)号：KR1019930005222A
公开(公告)日：1993-03-23
申请号：KR1019910014101
申请日：1991-08-14
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 내용 없음.
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公开(公告)号：KR1019920007166A
公开(公告)日：1992-04-28
申请号：KR1019900015098
申请日：1990-09-22
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 내용 없음
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公开(公告)号：KR1019890003830B1
公开(公告)日：1989-10-05
申请号：KR1019870010871
申请日：1987-09-30
Applicant: 삼성전자주식회사
Abstract: The manufacturing method of an EEPROM cell with single polysilicon by MOS technology involves: (a) forming n+ layer in P-type substrate by implanting the impurities after limiting the tunneling region (13) and coupling region; (b) lithographing the gate oxide (12) of tunneling region and coupling region and then growing a thin oxide film (20) of 60-150 A thickness; (c) forming the select line poly (15) and floating poly (16) by lithography process; (d) forming the source and drain region (21) by implanting the inpurities and then metal line to the contact (23).
Abstract translation: 通过MOS技术的具有单个多晶硅的EEPROM单元的制造方法包括：（a）通过在限制隧道区域（13）和耦合区域之后注入杂质在P型衬底中形成n +层; （b）对隧道区域和耦合区域的栅极氧化物（12）进行光刻，然后生长厚度为60-150埃的薄氧化膜（20）; （c）通过光刻工艺形成选择线poly（15）和浮式聚（16）; （d）通过将所述杂质注入所述接触件（23）而形成所述源极和漏极区域（21）。
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