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公开(公告)号：KR1019970004067A
公开(公告)日：1997-01-29
申请号：KR1019950015732
申请日：1995-06-14
Applicant: 삼성전자주식회사
IPC: H01L29/812 , H01L21/335
Abstract: 1.청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 혼성 쇼트키 주입 전계 효과 트랜지스터에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
종래의 혼성 쇼트키 주입 전계 효과 트랜지스터(HSINFET)에서는 LIGBT 및 SINFET와 스위칭속도와 래치업 전류 및 순방향전압강하들을 비교할 때 선택적 이점을 고르면 스위칭속도에 있어서는 SINFET, 상기 HSINFET 및 LIGBT 순으로 빠르고, 래치업 전류에 있어서는 상기 LIGBT, HSINFET 및 SINFET 순으로 제한전류가 크고, 순방향 전압강하에 있어서는 LIGBT, 상기HSINFET 및 SINFET 순으로 작다. 스위칭속도와 래치업전류 및 순방향 전압 강하 모두가 양호하다. 그러나. 상기 모든 부분에 큰 영향을 주는 순방향 전압강하가 비교적 크다는 문제점을 가지고 있다.
3.발명의 해결방법의 요지
종래의 HSINFET의 문제점인 순방향 전압강하를 줄이기 위해 본 발명의 HSINFET는 트랜치 구조의 애노드 전극을 형성시키고, 또한 트랜치 하부에 넓은 영역을 가지는 제2도전형(P형)의 확산영역을 형성하고 쇼트키 접촉을 확장하여 보다 많은전류를 이동시켜 종래의 HSINFET에서의 스위칭속도와 래치업 전류를 변화시키지 않고 순방향 전압강하 특성을 향상시켰다.
4.발명의 중요한 용도
스위칭속도와 래치업전류를 변화시키지 않고, 순방향 전압강하특성을 향상시켜서 동작하는데 소모되는 소비전력을 보다 줄일 수 있는 소자로서 중요하다.-
公开(公告)号：KR1019980015947A
公开(公告)日：1998-05-25
申请号：KR1019960035429
申请日：1996-08-24
Applicant: 삼성전자주식회사
IPC: H01L29/786
Abstract: 단순화된 공정으로 누설전류의 생성을 억제할 수 있는 폴리실리콘 박막 트랜지스터 및 그 제조방법에 대해 기재되어 있다. 이 박막 트랜지스터는 기판 위에 반도체층을 형성한 후 패터닝하는 단계와, 반도체층 위에 게이트절연막을 개재한 게이트전극을 형성하는 단계와, 게이트전극의 측벽 및 저농도 소오스/ 드레인 상부만을 덮는 이온주입 버퍼층을 형성하는 단계 및 이온주입 버퍼층이 형성된 결과물에 불순물을 고농도로 주입함으로써, 이온주입 버퍼층 하부의 반도체층에는 저농도의 소오스/ 드레인을, 이온주입 버퍼층에 의해 노출된 반도체층에는 고농도의 소오스/ 드레인을 형성하는 단계를 구비하여 제조된다. 이에 따라, 1회의 이온주입 공정만으로 저농도 및 고농도의 소오스/ 드레인을 동시에 형성할 수 있으므로, 단순화된 공정으로 ON 전류의 감소없이 박막 트랜지스터에서의 누설전류의 생성을 억제할 수 있다.
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公开(公告)号：KR1019960012585B1
公开(公告)日：1996-09-23
申请号：KR1019930011738
申请日：1993-06-25
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/66757 , H01L21/28105 , H01L29/4908 , H01L29/4983 , H01L29/6675 , H01L29/78621
Abstract: The MOS transistor has a gate electrode(42) comprising a p-type conductor and n-type conductors forming each junction region at the side of the first, the second direction of the first conductor. The method of manufacturing the MOS transistor comprises the steps of : forming epilayers of a gate insulating layer(40) and the gate electrode(40); injecting p-type ion after forming a photoresist pattern(28); and injecting n-type ion after forming a photoresist pattern(30).
Abstract translation: MOS晶体管具有包括p型导体的栅电极（42）和形成在第一导体的第一方向的第二方向上的每个结区的n型导体。 制造MOS晶体管的方法包括以下步骤：形成栅极绝缘层（40）和栅电极（40）的外延层; 在形成光致抗蚀剂图案（28）之后注入p型离子; 以及在形成光致抗蚀剂图案（30）之后注入n型离子。
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公开(公告)号：KR1019960012458A
公开(公告)日：1996-04-20
申请号：KR1019940023619
申请日：1994-09-16
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 본 발명은 과전류 보호기능을 가지는 전류공급용 반도체장치에 관한 것으로, 부하소자의 전류통로상에 채널이 접속된 전력용 MOSFET(100)와, 상기 전력용 MOSFET(100)와 동일 제어단자를 통하여 게이트 제어신호를 인가받으며 드레인이 상기 전력용 MOSFET(100)의 드레인과 공통접속된 감지용 MOSFET(200)와, 베이스가 상기 감지용 MOSFET(200)의 소오스에 연결되고 콜렉터 및 에미터가 각각 상기 게이트 제어신호가 인가되는 제어단자 및 접지전압단에 연결된 바이폴라 트랜지스터(300)와, 상기 바이폴라 트랜지스터의 베이스와 접지단 사이에 저항 Rs를 구비하며, 상기 부하소자에 흐르는 전류의 크기가 상기 감지용 MOSFET(200)의 채널을 통하여 바이폴라 트랜지스터의 베이스에 공급되는 전류의 크기에 의해 제한되도록 한 전력공급용 반도체장치 및 그 구조에 관한 것이 .
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Patent Agency Ranking
公开(公告)号：KR1019950002067A
公开(公告)日：1995-01-04
申请号：KR1019930011738
申请日：1993-06-25
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: 모오스 트랜지스터의 턴온 및 턴오프동작시 각각 유효길이가 달라지는 게이트 전극의 구조 및 그 제조방법이 개시되고 있다. 그러한 목적을 달성하기 위하여, 게이트전극이 채널영역의 상부에서 횡방향으로 서로 접속되는 제2도전형/제2도전형으로 이루어지도록 하고, 중앙의 제1도전형 영역에 게이트 제어전압이 인가되도록 하고 그 좌우측 제2도전형 영역에는 게이트제어전압의 최대값과 최소값 사이의 적정전압, 일례로 게이트전압의 절반의 크기로 공급되도록 한다. 그 결과로, 제 1도전형 영역에 인가되는 게이트 턴온전압이 순방향 바이어스된 좌우측 제2도전형 영역에도 인가됨에 따라 게이트전극의 유효길이는 제1도전형 영역의 길이와 그 좌우측 제2도전형 영역의 길이를 더한 크기가 되고, 제1도전형 영역에 게이트 턴오프전압이 인가될때에는 그 좌우측 제2도전형 영역과 역방향 바이어스 됨에 따라 게이트전극의 유효길이는 제1도전형 영역의 길이로 한정된다. 따라서 턴온시에는 충분한 게이트 구동능력이 확보되며, 턴오프시에는 제2도전형 영역 하부의 채널영역이 오프셀 저항으로 작용하여 누설전류의 차단능력이 커지게 된다. 이러한 장점은 특히 박막 트랜지스터 및 단채널 트랜지스터에 더욱 유리하다.
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公开(公告)号：KR100243276B1
公开(公告)日：2000-02-01
申请号：KR1019960080112
申请日：1996-12-31
Applicant: 삼성전자주식회사
IPC: H01L29/786
Abstract: 다결정실리콘 박막의 제조방법 및 이를 이용한 박막 트랜지스터의 제조방법에 대해 기재되어 있다. 이 다결정실리콘 박막의 제조방법은 단차를 갖는 패턴이 형성된 기판상에 비정질실리콘막을 형성하는 단계, 및 패턴의 측벽부를 제외한 부분에 형성된 비정질실리콘막이 다결정실리콘막으로 변화되도록 비정질실리콘막에 레이저를 조사하는 단계를 구비하는 것을 특징으로 한다. 이에 따르면, 다른 공정의 추가 없이 비교적 큰 온(ON) 전류를 유지하면서 누설전류를 억제할 수 있는 다결정실리콘 박막을 제조할 수 있고, 이를 이용하여 향상된 특성을 갖는 박막 트랜지스터를 제조할 수 있다.
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公开(公告)号：KR100219504B1
公开(公告)日：1999-09-01
申请号：KR1019960059180
申请日：1996-11-28
Applicant: 삼성전자주식회사
IPC: G02F1/136
Abstract: 이중 게이트 구조를 갖는 박막 트랜지스터를 구비하는 박막 트랜지스터 - 액정 표시장치 및 그 제조방법에 대해 기재되어 있다. 이 액정표시 장치는, 스위칭을 위한 박막 트랜지스터와 전압유지를 위한 스토리지 캐패시터를 구비하는 액정 표시장치에 있어서, 박막 트랜지스터는 활성층을 중심으로 상, 하에 각각 형성된 이중 게이트전극을 구비하며, 스토리지 캐패시터는 활성층을 중심으로 상, 하에 각각 형성된 공통전극을 구비하는 것을 특징으로 한다. 이 액정 표시장치에 따르면, 온(ON) 전류를 증가시킴과 동시에 오프전류를 감소시킬 수 있으며, 종래에 비해 저장용량의 크기를 2배로 증가시킬 수 있으며, 개구율을 크게 증가시킬 수 있다.
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公开(公告)号：KR100158608B1
公开(公告)日：1998-12-01
申请号：KR1019940038881
申请日：1994-12-29
Applicant: 삼성전자주식회사
IPC: H01L29/94
Abstract: 3단자 전력 절연 게이트 트랜지스터 및 그 제조 방법에 관한 것이다.
반대 면에 컬렉터 전극이 형성되어 있는 p
+ 실리콘 기판 위에 형성되어 있는 n 에피택셜층에 p형 불순물을 고농도로 주입하여 p
+ 영역을 형성한다. p형 불순물을 에피택셜층에 주입한 후, 산화막 및 도전층을 적층하고 패터닝하여, p
+ 영역 양쪽에 게이트 전극 및 그 하부의 게이트 산화막을 형성한다. 이때, 게이트 전극 사이의 p
+ 영역 위에 게이트 전극과 사이를 두고 패턴을 남겨둔다. 게이트 전극과 남은 패턴 사이, 그리고 게이트 전극 사이의 개구부를 통하여 n형 불순물을 에피택셜층에 주입한다. 남은 패턴을 제거한 후, 확산 공정을 실시하여 p
+ 영역 안에 n
+ 이미터 영역, p
+ 영역 사이에 p
+ 영역과 거리를 두고 있는 n
+ 분리 영역, 그리고 p
+ 영역과 n
+ 분리 영역 사이에 p
- 채널 영역을 형성한다.
이때, p
- 채널 영역은 p
+ 영역 및 n
+ 분리 영역과 접하고 있고 n
+ 이미터 영역보다 깊이가 얕다.-
公开(公告)号：KR1019980060746A
公开(公告)日：1998-10-07
申请号：KR1019960080112
申请日：1996-12-31
Applicant: 삼성전자주식회사
IPC: H01L29/786
Abstract: 다결정실리콘 박막의 제조방법 및 이를 이용한 박막 트랜지스터의 제조방법에 대해 기재되어 있다. 이 다결정실리콘 박막의 제조방법은 단차를 갖는 패턴이 형성된 기판상에 비정질실리콘막을 형성하는 단계, 및 패턴의 측벽부를 제외한 부분에 형성된 비정질실리콘막이 다결정실리콘막으로 변화되도록 비정질실리콘막에 레이저를 조사하는 단계를 구비하는 것을 특징으로 한다. 이에 따르면, 다른 공정의 추가 없이 비교적 큰 온(ON) 전류를 유지하면서 누설전류를 억제할 수 있는 다결정실리콘 박막을 제조할 수 있고, 이를 이용하여 향상된 특성을 갖는 박막 트랜지스터를 제조할 수 있다.
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