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公开(公告)号：KR1019930015425A
公开(公告)日：1993-07-24
申请号：KR1019910026089
申请日：1991-12-30
IPC: H04J3/07
Abstract: 동기식 다중장치에서 종속신호의 사상기능 중 CEPT DSI 신호를 비동기 및 비트 동기 방식으로 VC12 신호를 형성하는 장치로, 3개의 CEPT DSI 신호와 접속하여 VC12 신호를 구성한 후 TUG21 신호로 다중/역다중화 하는데 그 목적이 있다.
본 발명은 동기식 다중화기에서 3개의 CEPT DSI 종속신호가 병렬 TUG21 신호로 사상되는 장치이며, 두가지 모드로 VC12 신호로 사상하며, 비동기 사상방식에서는 2단계 스터핑 과정에 의해서 디스터핑시에 DSI 송신클럭에서 발생되는 웨이팅 타임지터를 최소화 할 수 있어 고품질의 DSI 신호를 재생할 수 있고, 마이크로프로세서에 의해 경로상에 발생되는 성능을 감시 처리할 수 있고, 각 경로를 주기적으로 자체 진단함으로서 이장치의 신뢰성을 높혔다.-
公开(公告)号：KR1019930014585A
公开(公告)日：1993-07-23
申请号：KR1019910024254
申请日：1991-12-24
Applicant: 한국전자통신연구원
IPC: G11C11/40
Abstract: 본 발명은 DRAM(Dynamic Raandom Access Memory)의 센스앰프 회로에서의 센싱동작의 지연시간을 줄이기 위한 고속 센스 앰프회로에 관한 것으로서, 종래의 DRAM 센스 앰프회로는 기생 캐패시턴스로 인해 비트라인 쌍 BL
1 ,
가 선택된 경우에 부하 트랜지스터와 센스앰프군에 의한 센싱시간이 길어져 주앰프가 동작하기전 출력노드의 전압이 충분히 벌어질때까지 기다리는 시간이 길어져 전체 센싱속도가 느려지게 된다.
본 발명은 느려지는 센싱시간을 줄이기 위해 센스앰프군의 부하 트랜지스터쌍을 각 센스앰프마다 따로두고 앰프의 출력노드와 주앰프를 분리하는 스위치 트랜지스터를 둠으로써 쎈스앰프 출력노드에 생기하는 기생 캐피시턴스가 센스앰프에 큰부하로써 작용하는 영향을 없애어 센스앰프의 센싱속도가 빨라지게 하여 좀더 개선된 센싱속도를 얻을 수 있게한 고속센스앰프회로를 제공하는 것이다.-
公开(公告)号：KR1019930014578A
公开(公告)日：1993-07-23
申请号：KR1019910024256
申请日：1991-12-24
Applicant: 한국전자통신연구원
IPC: G11C7/02
Abstract: 본 발명은 출력버퍼의 노이즈(noise) 제거회로에 관한 것으로서, 구체적으로 메모리 소자등 반도체 장치의 출력측에 있는 출력 버퍼의 노이즈 제거회로에 관한 것이다.
풀업(pull-up) 소자의 풀다운(pull-down) 소자로 구성된 출력부(10)와, 입력신호에 의해 상기 풀업소자를 구동하는 인버터(20) 및, 상기 입력신호와 동일한 파형을 갖는 신호에 의해 상기 풀다운 소자를 구동하는 인버터(30)를 포함하는 반도체 장치의 출력회로에 있어서, 상기 풀다운 소자의 풀다운시 소오스 전압을 감지하고, 이 감지된 전압레벨이 상응하여 감쇄된 소정레벨의 신호를 출력하는 풀다운 전압 감지수단(40)과, 상기 소정레벨의 신호에 응답하여 상기 인버터(30)의 출력신호의 라이징 타임(rising time)을 지연하는 수단(50)을 포함하는 것을 특징으로 한다.-
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Patent Agency Ranking
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公开(公告)号：KR1019920007094B1
公开(公告)日：1992-08-24
申请号：KR1019890020555
申请日：1989-12-30
IPC: H04K1/00
Abstract: The parallel scrambling circuit realizes multiple transmission system by processing transmission signal with high speed by 8-bit units. The circuit includes a series to parallel converter (21) for converting serial input data to 8-bit parallel data, a first latch (22) for latching the 8-bit parallel data, a PN sequence generator (23) for generating 7 PN sequences a decimation sequence generator (24) for generating 8 decimation sequences related to 8-bit parallel data, a scrambling output generator (25) for scrambling the 8-bit parallel data, a second latch (26) for latching the scrambled 8-bit parallel data, and a parallel to series converter (27) for converting 8-bit scrambled data to serial data.
Abstract translation: 并行加扰电路通过8位单位高速处理传输信号实现多传输系统。 该电路包括用于将串行输入数据转换为8位并行数据的串并联转换器（21），用于锁存8位并行数据的第一锁存器（22），用于产生7个PN序列的PN序列发生器（23） 用于产生与8位并行数据相关的8个抽取序列的抽取序列生成器（24），用于对8位并行数据进行加扰的加扰输出发生器（25），用于锁存8位并行数据的第二锁存器 数据和并行到串行转换器（27），用于将8位加扰数据转换为串行数据。
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