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公开(公告)号：KR100648287B1
公开(公告)日：2006-11-23
申请号：KR1020050066383
申请日：2005-07-21
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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公开(公告)号：KR100598107B1
公开(公告)日：2006-07-07
申请号：KR1020040075606
申请日：2004-09-21
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: G11C16/0433 , H01L27/115 , H01L27/11521 , H01L29/42328 , H01L29/7885
Abstract: 본 발명의 비휘발성 메모리 소자는 반도체 기판에 형성된 제1 및 제2 불순물 확산 영역들, 상기 제1 및 제2 불순물 확산 영역들 사이의 반도체 기판의 채널 영역 상에 형성된 메모리 셀을 포함한다. 상기 메모리 셀은 상기 채널 영역 상에 형성된 적층 게이트 구조 및 상기 채널 영역 상에 그리고 상기 적층 게이트 구조의 양측벽 상에 형성된 제1 및 제2 선택 게이트들을 포함한다. 상기 제1 및 제2 선택 게이트들이 스페이서 형태로 상기 적층 게이트 구조의 양측벽에 자기정렬되기 때문에 메모리 셀의 크기를 줄일 수 있어 소자의 집적도를 향상시킬 수 있다.
비휘발성 메모리 소자, 선택 게이트, 적층 게이트, 플로팅 게이트, 컨트롤 게이트Abstract translation: 本发明的非易失性存储器件包括形成在半导体衬底中的第一和第二杂质扩散区以及形成在第一和第二杂质扩散区之间的半导体衬底的沟道区上的存储单元。 存储器单元包括形成在沟道区上的堆叠栅极结构以及形成在沟道区上以及堆叠栅极结构的两个侧壁上的第一选择栅极和第二选择栅极。 由于第一和第二选择栅极是自对准于层状栅结构的两个侧壁形成间隔物可以是有可能降低存储单元的大小提高了器件的集成度。
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公开(公告)号：KR100591770B1
公开(公告)日：2006-06-26
申请号：KR1020040069666
申请日：2004-09-01
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/7881 , H01L27/11526 , H01L27/11534 , H01L29/42324 , H01L29/66795 , H01L29/785
Abstract: 본 발명의 플래쉬 메모리 소자 서로 다른 결정면에서 유래된 상부면 및 측면으로 이루어진 반도체 핀을 포함한다. 상기 플래쉬 메모리 소자는 상기 반도체 핀의 측면 및 상부면에 형성된 서로 다른 두께의 절연막들, 상기 절연막들 상에 차례로 형성된 저장 전극, 게이트 절연막 및 제어 게이트 전극을 포함한다. 얇은 절연막은 그것을 통해서 전하의 주입 또는 방출이 가능하게 하고, 두꺼운 절연막은 커플링 비율을 증가시킨다. 따라서, 플래쉬 메모리 소자의 프로그래밍 또는 소거 동작의 효율을 증대시킬 수 있다.
핀 전계효과 트랜지스터, 불휘발성 메모리, 커플링 비율Abstract translation: 本发明的闪存器件包括由来自不同晶面的上表面和侧表面制成的半导体引脚。 所述绝缘层，形成在侧表面和所述半导体鳍片的顶表面上膜的快闪存储器装置包括一个存储电极，栅极绝缘膜，并用在不同厚度的绝缘膜彼此的控制栅电极，在导通而形成。 薄绝缘膜使得能够通过它注入或者释放电荷，并且厚绝缘膜增加了耦合比。 因此，可以增加闪存元件的编程或擦除操作的效率。
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公开(公告)号：KR1020060026745A
公开(公告)日：2006-03-24
申请号：KR1020040075606
申请日：2004-09-21
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: G11C16/0433 , H01L27/115 , H01L27/11521 , H01L29/42328 , H01L29/7885 , H01L21/28273 , H01L21/823468
Abstract: 본 발명의 비휘발성 메모리 소자는 반도체 기판에 형성된 제1 및 제2 불순물 확산 영역들, 상기 제1 및 제2 불순물 확산 영역들 사이의 반도체 기판의 채널 영역 상에 형성된 메모리 셀을 포함한다. 상기 메모리 셀은 상기 채널 영역 상에 형성된 적층 게이트 구조 및 상기 채널 영역 상에 그리고 상기 적층 게이트 구조의 양측벽 상에 형성된 제1 및 제2 선택 게이트들을 포함한다. 상기 제1 및 제2 선택 게이트들이 스페이서 형태로 상기 적층 게이트 구조의 양측벽에 자기정렬되기 때문에 메모리 셀의 크기를 줄일 수 있어 소자의 집적도를 향상시킬 수 있다.
비휘발성 메모리 소자, 선택 게이트, 적층 게이트, 플로팅 게이트, 컨트롤 게이트-
Patent Agency Ranking
公开(公告)号：KR100555480B1
公开(公告)日：2006-03-03
申请号：KR1019990031061
申请日：1999-07-29
Applicant: 삼성전자주식회사
IPC: H01L27/146
Abstract: 본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 실리콘 기판에서 마이크로 렌즈가 시작되는 위치까지의 높이를 낮춤으로써 마이크로 렌즈의 집광효과를 높일 수 있는 마이크로 렌즈를 갖는 고체 촬상 소자 및 그 제조 방법에 관한 것이다. 광다이오드, 채널영역 및 전하 전송영역이 형성되어 있는 반도체 기판, 전하 전송영역 상에 형성되어 광다이오드로부터 전하 전송영역으로 전달된 전하의 전송을 조절하는 전송 전극, 전송 전극을 포함하는 반도체 기판 전면 상에 형성된 제1 평탄화층, 제1 평탄화층 상에 형성되며, 광다이오드와 대응하는 위치에 형성되는 칼라 필터층들, 칼라 필터층들 사이의 차광영역에 형성되며, 칼라 필터층과 동일층에 형성되는 블랙 패턴, 블랙 패턴을 포함하는 반도체 기판 전면 상에 형성된 제2 평탄화층 및 제2 평탄화층 상에 상기 광다이오드와 대응하는 위치에 형성된 마이크로 렌즈를 구비한다.
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公开(公告)号：KR100488583B1
公开(公告)日：2005-12-08
申请号：KR1019970081585
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: H01L27/105 , H01L27/115
Abstract: 본 발명은 과소거에 의한 드레인 턴온 및 독출 오동작을 방지할 수 있는 고집적화가 가능한 듀얼 비트 게이트 분리형 플래쉬 메모리소자에 관한 것으로서, 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널 영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트와; 상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 기판사이에 형성된 제 1 절연막과; 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 기판사이에 형성된 제 2 절연막과; 상기 소오스 및 드레인 영역사이의 기판과 상기 셀렉트 게이트사이에 형성된 제 3 절연막과; 상기 제 1 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 4 절연막과; 상기 제 2 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 5 절연막을 포함한다.
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公开(公告)号：KR1020040100813A
公开(公告)日：2004-12-02
申请号：KR1020030060763
申请日：2003-09-01
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: PURPOSE: An EEPROM(Electrically Erasable and Programmable Read Only Memory) and a manufacturing method thereof are provided to reduce an operation voltage of a cell by using a gate oxide layer with nonuniform thickness. CONSTITUTION: A memory gate oxide layer(215) with non-uniform thickness is formed on a semiconductor substrate(200). A tunnel oxide layer(212) is laterally connected with the memory gate oxide layer. A floating gate(216a) is formed along the upper surface of the memory gate oxide layer and the tunnel oxide layer. An insulating pattern(218a) and a control gate(220a) are formed thereon. Source and drain regions(213) are formed in the substrate to align the floating and control gates.
Abstract translation: 目的：提供EEPROM（电可擦除可编程只读存储器）及其制造方法，通过使用厚度不均匀的栅极氧化层来降低电池的工作电压。 构成：在半导体衬底（200）上形成具有不均匀厚度的存储栅极氧化物层（215）。 隧道氧化物层（212）与存储栅极氧化物层横向连接。 沿着存储栅极氧化物层的上表面和隧道氧化物层形成浮置栅极（216a）。 在其上形成绝缘图案（218a）和控制栅极（220a）。 源极和漏极区域（213）形成在衬底中以对准浮动栅极和控制栅极。
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139.发明公开
公开(公告)号：KR1020040023295A
公开(公告)日：2004-03-18
申请号：KR1020020055003
申请日：2002-09-11
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11568 , H01L21/28282 , H01L27/115 , H01L29/66833 , H01L29/792 , H01L29/7923
Abstract: PURPOSE: A non-volatile memory(NVM) device with a select transistor structure and a silicon-oxide-nitride-oxide-silicon(SONOS) cell structure is provided to perform the program operation of a byte unit through a proper circuit connection unit by controlling the program operation in a SONOS cell by a select transistor. CONSTITUTION: A semiconductor substrate(200) is prepared. A source region(202) and a drain region(204) are formed in a predetermined upper region of the semiconductor substrate, separated from each other. An impurity region(206) of a floating state is formed in a predetermined upper region of the semiconductor substrate between the source region and the drain region. A vertical structure(210) where a tunneling layer(212), a charge trapping layer(214) and a blocking layer(216) are sequentially formed is disposed in the first region on the semiconductor substrate between the source region and the impurity region. A control gate insulation layer(222) is disposed between the source region and the impurity region, adjacent to the vertical structure. A control gate electrode(232) is formed on the vertical structure and the control gate insulation layer. A gate insulation layer(224) is formed on the semiconductor substrate between the impurity region and the drain region. A gate electrode(234) is formed on the gate insulation layer.
Abstract translation: 目的：提供具有选择晶体管结构和氧化硅 - 氧化物 - 氧化物 - 硅（SONOS）单元结构的非易失性存储器（NVM）器件，以通过适当的电路连接单元通过适当的电路连接单元执行字节单元的编程操作 通过选择晶体管控制SONOS单元中的编程操作。 构成：制备半导体衬底（200）。 源极区域（202）和漏极区域（204）形成在半导体衬底的预定的上部区域中，彼此分离。 在源极区域和漏极区域之间的半导体衬底的预定上部区域中形成浮置状态的杂质区域（206）。 依次形成隧道层（212），电荷捕获层（214）和阻挡层（216）的垂直结构（210）设置在源极区域和杂质区域之间的半导体衬底上的第一区域中。 控制栅极绝缘层（222）设置在与垂直结构相邻的源极区域和杂质区域之间。 控制栅电极（232）形成在垂直结构和控制栅极绝缘层上。 在半导体衬底上在杂质区域和漏极区域之间形成栅极绝缘层（224）。 栅电极（234）形成在栅绝缘层上。
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公开(公告)号：KR1020030086823A
公开(公告)日：2003-11-12
申请号：KR1020020025012
申请日：2002-05-07
Applicant: 삼성전자주식회사
IPC: H01L21/8247
CPC classification number: H01L21/28273 , H01L21/28282 , H01L27/115 , H01L27/11568 , H01L29/1083 , H01L29/42324 , H01L29/66537 , H01L29/66833 , H01L29/7883 , H01L29/792
Abstract: PURPOSE: A non-volatile memory(NVM) device with a non-flat gate insulation layer is provided to reduce a voltage applied to a control gate electrode in a program and erase operation by making an insulation layer under a charge storage layer have a non-flat thickness, and to improve the characteristic of the NVM device by preventing a trapping region injected in a program operation from extending to a lower insulation layer pattern. CONSTITUTION: A semiconductor substrate(100) is of the first conductivity type. The charge storage layer, an upper insulation layer and the control gate electrode are sequentially formed on the semiconductor substrate. The lower insulation layer pattern(112) and a tunnel insulation layer pattern are interposed between the charge storage layer and the semiconductor substrate. A high density impurity region(140) of the first conductivity type is formed in the semiconductor substrate under the tunnel insulation layer pattern. The tunnel insulation layer pattern has a thickness greater than that of the lower insulation layer pattern, disposed on the side surface of the lower insulation layer pattern.
Abstract translation: 目的：提供具有非平坦栅极绝缘层的非易失性存储器（NVM）器件，以通过使电荷存储层下方的绝缘层具有非平坦栅极绝缘层来减少在编程和擦除操作中施加到控制栅电极的电压 并且通过防止在编程操作中注入的捕获区域延伸到较低的绝缘层图案来提高NVM器件的特性。 构成：半导体衬底（100）是第一导电类型。 电荷存储层，上绝缘层和控制栅电极依次形成在半导体衬底上。 下部绝缘层图案（112）和隧道绝缘层图案介于电荷存储层和半导体衬底之间。 在隧道绝缘层图案下的半导体衬底中形成第一导电类型的高密度杂质区域（140）。 隧道绝缘层图案的厚度大于下绝缘层图案的厚度，设置在下绝缘层图案的侧表面上。
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