公开(公告)号：KR1020050052598A

公开(公告)日：2005-06-03

申请号：KR1020030085766

申请日：2003-11-28

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김병호 ,  유현기 ,  윤승범 ,  박성철 ,  김주리 ,  김광태 ,  한정욱

IPC: H01L27/115

CPC classification number: H01L27/11524 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546

Abstract: 본 발명의 이이피롬셀은 제1 영역 및 제2 영역을 갖는 기판상에 만들어진다. 기판의 제1 영역상에는 제1 선택트랜지스터와 제1 메모리트랜지스터를 포함하는 제1 이이피롬소자가 배치되고, 기판의 제2 영역상에는 제2 선택트랜지스터와 제2 메모리트랜지스터를 포함하는 제2 이이피롬소자가 배치된다. 기판의 제1 영역에서는 제1 드레인영역 및 제1 플로팅영역이 상호 이격되도록 형성된다. 기판의 제2 영역에서는 제2 드레인영역 및 제2 플로팅영역이 상호 이격되도록 형성된다. 기판의 제1 영역과 제2 영역 사이의 공통소스영역에는 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역이 배치된다. 제1 불순물영역과 제3 불순물영역은 DDD(Double Diffused Drain)구조를 형성하고, 제1 불순물영역과 제2 불순물영역은 LDD(Lightly Doped Drain)구조를 형성한다. 즉 제1 불순물영역은 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 제2 불순물영역은 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 제3 불순물영역의 접합깊이는 제2 불순물영역의 접합깊이보다 더 깊다.

公开(公告)号：KR100468745B1

公开(公告)日：2005-01-29

申请号：KR1020020039425

申请日：2002-07-08

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  한정욱 ,  김성균 ,  유현기

IPC: H01L21/8247

CPC classification number: H01L21/28185 ,  G11C16/0466 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66833 ,  H01L29/792

Abstract: A non-volatile memory cell able to be written in a first direction and read in a second direction is described. The memory cell includes one or two charge trapping regions located near either the source or the drain, or both the source and the drain. During a programming operation, electrons can be injected into the charge trapping region by hot electron injection. During an erasing operation, holes can be injected into the charge trapping region. Embodiments of the invention include a charge trapping region that is overlapped by the control gate only to an extent where the electrons that were injected during a programming operation can be erased later by injecting holes in the charge trapping region.

Abstract translation: 描述了能够在第一方向上写入并且在第二方向上读取的非易失性存储器单元。 存储器单元包括位于源极或漏极或源极和漏极两者附近的一个或两个电荷俘获区。 在编程操作期间，可以通过热电子注入将电子注入电荷捕获区域。 在擦除操作期间，可以将空穴注入电荷捕获区域。 本发明的实施例包括电荷俘获区域，所述电荷俘获区域仅通过控制栅极重叠到在编程操作期间注入的电子可以通过在电荷俘获区域中注入空穴而被稍后擦除的程度。

公开(公告)号：KR1020040110666A

公开(公告)日：2004-12-31

申请号：KR1020030040087

申请日：2003-06-20

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김상수 ,  유현기 ,  박성철 ,  김병호 ,  김주리 ,  윤승범 ,  한정욱

IPC: H01L29/788

CPC classification number: H01L27/11526 ,  H01L21/76224 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823892 ,  H01L27/0922 ,  H01L27/105 ,  H01L27/11546

Abstract: PURPOSE: A single chip data processor having an embedded non-volatile memory is provided to increase a scale of integrity of a semiconductor device while maintaining a characteristic of the non-volatile memory by using various optimized transistors. CONSTITUTION: A single chip data processor includes a substrate(100), a first well(131), a second well(141), and a non-volatile memory cell. The substrate has a first doping concentration and a first conductive type. The first well is formed on the substrate. The second well has a depth greater than that of the first well and has a doping concentration higher than the first doping concentration and the first conductive type. The non-volatile memory cell is formed on the second well. The non-volatile memory cell is an EEPROM(Electrically Erasable Programmable Read Only Memory).

Abstract translation: 目的：提供具有嵌入式非易失性存储器的单芯片数据处理器，以通过使用各种优化的晶体管来保持非易失性存储器的特性，从而增加半导体器件的完整性。 构成：单芯片数据处理器包括基板（100），第一阱（131），第二阱（141）和非易失性存储单元。 衬底具有第一掺杂浓度和第一导电类型。 第一个阱形成在衬底上。 第二阱的深度大于第一阱的深度，并且具有高于第一掺杂浓度和第一导电类型的掺杂浓度。 非易失性存储单元形成在第二阱上。 非易失性存储单元是EEPROM（电可擦除可编程只读存储器）。

公开(公告)号：KR1019980035449A

公开(公告)日：1998-08-05

申请号：KR1019960053793

申请日：1996-11-13

Applicant: 삼성전자주식회사

Inventor： 유현기

IPC: H01L27/108

Abstract: 본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, SOG 에치백 공정을 진행할 때 금속층의 수가 증가하여 비아 콘택을 형성할 하부 금속의 단차가 심함에 따라 비록 낮은 곳에 형성된 비아의 측벽에 잔류 SOG가 남더라도 비아 콘택 내부 측벽에 절연막 스페이서를 형성하므로써 후속 금속 형성과정에서 안정한 금속 스탭 커버리지와 충분한 비아 신뢰성을 확보할 수 있는 반도체 메모리 장치의 제조방법을 제시한 것이다.

公开(公告)号：KR1019980006119A

公开(公告)日：1998-03-30

申请号：KR1019960022050

申请日：1996-06-18

Applicant: 삼성전자주식회사

Inventor： 유현기

IPC: H01L21/768

公开(公告)号：KR100546360B1

公开(公告)日：2006-01-26

申请号：KR1020030054346

申请日：2003-08-06

Applicant: 삼성전자주식회사

Inventor： 유현기 ,  박원호 ,  김병호

IPC: H01L27/112

CPC classification number: H01L27/11266 ,  H01L21/823462 ,  H01L27/105 ,  H01L27/112 ,  H01L27/11293

Abstract: 마스크 ROM 코딩을 위하여 별도의 레티클을 사용할 필요 없이 AGP(After Gate Process)에 의하여 NOR형 마스크 ROM을 제조하기 위한 NOR형 마스크 ROM 소자 및 이를 포함하는 반도체 소자의 제조 방법에 관하여 개시한다. 마스크 ROM 소자 영역에서 제1 도전형의 반도체 기판상에 오프 셀 형성용 제1 게이트 전극과, 온 셀 형성용 제2 게이트 전극을 형성한다. 마스크 ROM 코딩을 위하여, 제1 게이트 전극은 그 양측 중 한쪽에 인접한 반도체 기판에만 제1 도전형과 반대인 제2 도전형의 불순물 이온이 주입되고, 제2 게이트 전극은 그 양측에 인접한 반도체 기판에 각각 제2 도전형의 불순물 이온이 주입되도록 이온 주입하여 복수의 소스/드레인 접합 영역을 형성한다. 비트 라인 콘택홀과 콘택 영역과의 미스얼라인에 의한 전기적 특성 저하를 방지하기 위하여, 마스크 ROM 소자와 동일한 웨이퍼상에 형성되는 HV 소자 영역에 MIDDD 구조의 고농도 도핑 영역을 형성하기 위한 플러그 이온 주입 공정과 동시에 마스크 ROM 소자 영역에서도 비트 라인 콘택 영역에 불순물 이온을 추가로 주입한다.
마스크 ROM, NOR, 레티클, TAT, HV 소자, MIDDD

公开(公告)号：KR100493061B1

公开(公告)日：2005-06-02

申请号：KR1020030040087

申请日：2003-06-20

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김상수 ,  유현기 ,  박성철 ,  김병호 ,  김주리 ,  윤승범 ,  한정욱

IPC: H01L29/788

CPC classification number: H01L27/11526 ,  H01L21/76224 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823892 ,  H01L27/0922 ,  H01L27/105 ,  H01L27/11546

Abstract: 트랜지스터들의 동작 특성이 최적화된 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치가 제공된다. 단일 칩 데이터 처리 장치는 제1 도핑 농도를 가지는 기판, 기판에 형성된 제1 웰, 제1 웰보다 깊고 제1 도핑 농도보다 높은 농도를 가지는 제2 웰 및 제2 웰 상에 형성된 비휘발성 메모리 셀을 포함한다. 기판에는 서로 다른 4가지 종류의 웰들을 포함할 수 있다.

公开(公告)号：KR1020050005304A

公开(公告)日：2005-01-13

申请号：KR1020030044346

申请日：2003-07-01

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  유현기

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324

Abstract: PURPOSE: An EEPROM(electrically erasable and programmable read only memory) device is provided to improve scattering of a threshold voltage of a cell by guaranteeing a stable effective channel length even if a cell size is reduced. CONSTITUTION: A gate insulation layer(216a) for a memory transistor includes a tunnel insulation layer(214) formed on a semiconductor substrate(200) of the first conductivity type. A memory transistor gate(240) is formed on the gate insulation layer for the memory transistor. A gate insulation layer(216b) for a select transistor is formed on the semiconductor substrate, separated from the memory transistor gate. A select transistor gate(245) is formed on the gate insulation layer for the select transistor. A floating junction region(230) of the second conductivity type is formed in the semiconductor substrate under the tunnel insulation layer. A common source region(238) of the second conductivity type is formed in the semiconductor substrate at a side of the memory transistor gate, separated from the floating junction region. A bitline junction region(239) of the second conductivity type is formed in the semiconductor substrate at a side of the select transistor gate, separated from the floating junction region. The common source region is formed of only a single junction region of the first doping density. The junction of the common source region is shallower than the junction of the floating junction region and the bitline junction region.

Abstract translation: 目的：提供EEPROM（电可擦除和可编程只读存储器）器件，以便通过保证稳定的有效通道长度来改善单元的阈值电压的散射，即使单元尺寸减小。 构成：用于存储晶体管的栅极绝缘层（216a）包括形成在第一导电类型的半导体衬底（200）上的隧道绝缘层（214）。 在存储晶体管的栅极绝缘层上形成存储晶体管栅极（240）。 在半导体衬底上形成用于选择晶体管的栅极绝缘层（216b），与存储晶体管栅极分离。 在用于选择晶体管的栅极绝缘层上形成选择晶体管栅极（245）。 在隧道绝缘层下的半导体衬底中形成第二导电类型的浮接区（230）。 第二导电类型的公共源极区域（238）形成在存储晶体管栅极侧的半导体衬底中，与浮置结区域分离。 第二导电类型的位线结区域（239）在选择晶体管栅极的一侧形成在半导体衬底中，与浮置结区域分离。 公共源极区仅由第一掺杂密度的单个结区域形成。 公共源极区域的结点比浮置结区域和位线结区域的结点浅。

公开(公告)号：KR100398955B1

公开(公告)日：2003-09-19

申请号：KR1020010046775

申请日：2001-08-02

Applicant: 삼성전자주식회사

Inventor： 유현기

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L29/7883 ,  H01L21/28273 ,  H01L29/42324

Abstract: An EEPROM memory cell and a method of forming the same are provided. A portion of a floating gate is formed on walls of a trench formed on the substrate. An inside of the trench is filled with a gate electrode layer constituting a sensing line. This leads to increases in opposite areas of a floating gate and a control gate of a sensing transistor, and a decrease in an area of the floating gate in the substrate. The method of forming an EEPROM memory cell comprises forming a trench in an active area in which a sensing transistor of the substrate will be formed; forming a gate insulation layer including a tunneling insulation layer on an entire surface of the substrate including an inside of the trench; conformally forming a first conductive layer covering the inside of the trench after forming the gate insulation layer; conformally forming a dielectric layer on the first conductive layer; forming a floating gate by patterning the first conductive layer; and stacking and patterning a second conductive layer on the dielectric layer to form a word line and a sensing line.

Abstract translation: 提供了一种EEPROM存储单元及其形成方法。 浮置栅极的一部分形成在衬底上形成的沟槽的壁上。 沟槽的内部填充有构成传感线的栅电极层。 这导致感测晶体管的浮置栅极和控制栅极的相对区域的增加以及衬底中的浮置栅极的面积的减小。 形成EEPROM存储器单元的方法包括：在将形成基板的感测晶体管的有源区中形成沟槽; 在包括所述沟槽的内部的所述衬底的整个表面上形成包括隧穿绝缘层的栅极绝缘层; 在形成栅极绝缘层之后，共形地形成覆盖沟槽内部的第一导电层; 在所述第一导电层上共形地形成电介质层; 通过图案化第一导电层形成浮置栅极; 以及在介电层上堆叠并图案化第二导电层以形成字线和感测线。

公开(公告)号：KR1020120099539A

公开(公告)日：2012-09-11

申请号：KR1020110005126

申请日：2011-01-18

Applicant: 삼성전자주식회사

Inventor： 류지도 ,  전희석 ,  유현기 ,  최용석

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42328 ,  H01L21/28273 ,  H01L27/0207 ,  H01L27/11504 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11565 ,  H01L29/7883 ,  H01L21/265

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to suppress the deterioration of electrical properties due to punch through by providing a transistor with asymmetric doped regions. CONSTITUTION: An active area is formed in a semiconductor substrate(1). First to third gate structures(G1,G2,G3) are arranged in parallel. A first doped region(Da1) is formed in the active area between the first and second gate structures. A second doped region (Db1) is formed in the active area between the second and third gate structures. The second doped region includes a second low concentration area(39), a second medium concentration area(51b) and a first high concentration area(63b).

Abstract translation: 目的：提供半导体器件及其制造方法，以通过提供具有不对称掺杂区域的晶体管来抑制由于穿通导致的电特性的劣化。 构成：在半导体衬底（1）中形成有源区。 第一至第三栅极结构（G1，G2，G3）并联布置。 在第一和第二栅极结构之间的有源区中形成第一掺杂区（Da1）。 在第二和第三栅极结构之间的有源区域中形成第二掺杂区域（Db1）。 第二掺杂区域包括第二低浓度区域（39），第二介质浓度区域（51b）和第一高浓度区域（63b）。