公开(公告)号：KR1020050098544A

公开(公告)日：2005-10-12

申请号：KR1020040023809

申请日：2004-04-07

Applicant: 한국전자통신연구원

Inventor： 유윤식 ,  김현철 ,  전용일 ,  이형호

IPC: H04L9/12

CPC classification number: H04L9/12 ,  H04L9/0869 ,  H04L12/2834

Abstract: 본 발명에 의한 이동통신매체와 홈 네트워크 PC간의 보안기반 데이터 동기 시스템 및 그 방법은 홈 네트워크 PC와 접속하는 이동통신매체의 인증을 수행하고 상기 이동통신매체와 홈 네트워크 PC간의 트래픽에 보안을 적용하여 송수신을 수행하는 홈 게이트웨이; 상기 홈 게이트웨이와 연결된 통신망에 접속하여 상기 홈 네트워크 PC와 데이터 동기를 획득한 후 데이터 송수신을 수행하는 이동통신매체; 및 상기 홈 게이트웨이와 접속하여 상기 이동통신매체와 데이터 동기를 획득한 후 데이터 송수신을 수행하는 홈 네트워크 PC;를 포함하는 것을 특징으로 하며, 이동통신매체에서 홈 네트워크 호스트를 안전하게 원격 관리하고, 아울러 이동통신매체와 홈 네트워크 호스트 간에 데이터를 공유할 수 있다.

公开(公告)号：KR1020050060447A

公开(公告)日：2005-06-22

申请号：KR1020030092071

申请日：2003-12-16

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  김규헌 ,  김진웅

IPC: H04N21/2343

CPC classification number: H04N21/234318 ,  H04N21/231 ,  H04N21/2393 ,  H04N21/262 ,  H04N21/4622

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 디지털 방송에서 유무선 통신망 또는 인터넷을 통한 객체기반 대화형 콘텐츠 전송 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 기존의 지상파 또는 위성 방송시스템과는 별도로 유무선 통신망 또는 인터넷 등 개별 접속이 가능한 망과 연결된 대화형 콘텐츠 전송서버를 이용하여, 객체기반의 대화형 콘텐츠를 방송 단말로 전송하기 위한 객체기반 대화형 콘텐츠 전송 장치 및 그 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 디지털 방송에서 유무선 통신망 또는 인터넷을 통한 객체기반 대화형 콘텐츠 전송 장치에 있어서, 콘텐츠 대화형 서버 운용자의 명령을 입력받아 대화형 콘텐츠 제어수단으로 전달하기 위한 사용자 인터페이스수단; 상기 장치의 각 구성요소를 제어하며, 객체기반 대화형 콘텐츠를 대화형 콘텐츠 관리수단으로부터 입력받아 객체별로 분리하기 위한 상기 대화형 콘텐츠 제어수단; 객체기반 대화형 콘텐츠를 저장 관리하기 위한 상기 대화형 콘텐츠 관리수단; 유무선 통신망 또는 인터넷을 통해 방송 단말로부터 전송된 시청자의 요구 메시지를 처리하고, 전송해야할 객체기반 대화형 콘텐츠를 전송할 수 있도록 처리하기 위한 대화형 콘텐츠 처리수단; 및 상기 방송 단말의 접속 요청 및 시청자의 요구 메시지를 수신하고, 객체기반 대화형 콘텐츠를 유무선 통신망 또는 인터넷을 통해 전송하기 위한 네트워크 인터페이스수단을 포함함.
4. 발명의 중요한 용도
본 발명은 객체기반 대화형 콘텐츠 서비스 시스템 등에 이용됨.

公开(公告)号：KR100445913B1

公开(公告)日：2004-08-25

申请号：KR1020020029306

申请日：2002-05-27

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  이규호 ,  이형호

IPC: G06F12/08

Abstract: PURPOSE: A fast page mode DRAM accelerator using a buffer cache is provided to maximize performance of an embedded system using the fast page mode DRAM by reducing a speed difference between a processor memory controller of a fast synchronous mode and a fast page mode DRAM offering a fast page mode burst cycle. CONSTITUTION: A processor interface controller(402) receives a memory control signal and the memory cycle address information from a processor. An address comparing part(405) generates a confirmation signal if the processor starts an operation filling an internal cache by receiving the memory cycle address information from the processor interface controller. The buffer cache(408) temporarily stores the data of the fast page mode DRAM. A buffer cache controller(406) updates the buffer cache by executing a burst cycle according to the confirmation signal from the address comparing part. A fast page mode DRAM address controller(404) transfers the memory cycle address needed from a read or write cycle of the fast page mode DRAM to the fast page mode DRAM.

Abstract translation: 目的：提供使用缓冲区高速缓存的快速页面模式DRAM加速器，以通过降低快速同步模式的处理器存储器控制器与提供a快速页面模式DRAM之间的速度差异来使使用快速页面模式DRAM的嵌入式系统的性能最大化 快速页面模式突发循环。 构成：处理器接口控制器（402）从处理器接收存储器控制信号和存储器周期地址信息。 如果处理器通过从处理器接口控制器接收存储器周期地址信息来开始填充内部高速缓存的操作，则地址比较部分（405）产生确认信号。 缓冲区高速缓存（408）临时存储快速页面模式DRAM的数据。 缓冲区高速缓存控制器（406）根据来自地址比较部分的确认信号执行突发周期来更新缓冲区高速缓存。 快速页面模式DRAM地址控制器（404）将从快速页面模式DRAM的读取或写入周期所需的存储器周期地址传送到快速页面模式DRAM。

公开(公告)号：KR1020040052330A

公开(公告)日：2004-06-23

申请号：KR1020020080194

申请日：2002-12-16

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  김규헌 ,  김진웅

IPC: H04N21/60 ,  H04N21/2343

Abstract: PURPOSE: A transmission/reception system of an interactive contents for performing a conversation with a low delay and the method thereof are provided to store an object for storing a buffer and use the stored object on demand, thereby capable of minimizing a possibility of delay in a conversation with a user. CONSTITUTION: The interactive contents transmission apparatus(10) comprises an interactive contents input unit(11) for receiving interactive contents inputted from the outside. An interactive contents processing unit(12) separates interactive contents inputted from the interactive contents input unit(11) into object/screen information and each object and analyzes the interactive contents. A storage object discriminating unit(13) determines objects which will be previously stored to a buffer of a contents receiving apparatus(20) among the objects constructing the interactive contents. A transmission/reception unit(14) transmits object/scene information and each object constructing the interactive contents to a receiving apparatus and receives a object requisition message from the receiving apparatus by a user or time information.

Abstract translation: 目的：提供用于执行低延迟的对话的交互内容的发送/接收系统及其方法，用于存储用于存储缓冲器的对象并且按需使用所存储的对象，从而能够最小化延迟的可能性 与用户的对话。 交互式内容发送装置（10）包括：交互式内容输入单元（11），用于接收从外部输入的交互内容。 交互式内容处理单元（12）将从交互内容输入单元（11）输入的交互内容分离成对象/屏幕信息和每个对象，并分析交互内容。 存储对象识别单元（13）将构成交互内容的对象中预先存储在内容接收装置（20）的缓冲器中的对象确定。 发送/接收单元（14）将对象/场景信息和构成交互内容的每个对象发送到接收设备，并由用户或时间信息从接收设备接收对象请求消息。

公开(公告)号：KR1020040041979A

公开(公告)日：2004-05-20

申请号：KR1020020070092

申请日：2002-11-12

Applicant: 한국전자통신연구원

Inventor： 정원식 ,  유영재 ,  김현철 ,  기명석 ,  정예선 ,  이인재 ,  김규헌 ,  김진웅 ,  정세윤

IPC: G11B27/031 ,  H04N21/431

Abstract: PURPOSE: A GUI(Graphic User Interface) is provided to perform editing and making by considering respective materials existing in a moving image, an audio, and a still image as one object, reedit an edited/made result, and control the object interactively depending on user's request. CONSTITUTION: The first interface(110) inserts each object, and displays/edits an attribute of each object. The second interface(120) displays/edits a time/spatial layout of each object. The third interface(130) displays/edits the user interactive. The fourth interface(140) displays/edits a logical value and a field value of a node forming the currently made/edited object. A data access application program interface exchanges the internal database structure storing the editing/making information of the object, and the making information between the first to the fourth interfaces.

Abstract translation: 目的：提供GUI（图形用户界面），通过将运动图像，音频和静止图像中存在的各种材料作为一个对象进行编辑和制作，重新编辑编辑/制作的结果，并根据 根据用户的要求 构成：第一个界面（110）插入每个对象，并显示/编辑每个对象的属性。 第二接口（120）显示/编辑每个对象的时间/空间布局。 第三接口（130）显示/编辑用户交互。 第四接口（140）显示/编辑形成当前制作/编辑对象的节点的逻辑值和字段值。 数据访问应用程序接口交换存储对象的编辑/制作信息的内部数据库结构以及第一至第四接口之间的制作信息。

公开(公告)号：KR1020030091371A

公开(公告)日：2003-12-03

申请号：KR1020020029306

申请日：2002-05-27

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  이규호 ,  이형호

IPC: G06F12/08

Abstract: PURPOSE: A fast page mode DRAM accelerator using a buffer cache is provided to maximize performance of an embedded system using the fast page mode DRAM by reducing a speed difference between a processor memory controller of a fast synchronous mode and a fast page mode DRAM offering a fast page mode burst cycle. CONSTITUTION: A processor interface controller(402) receives a memory control signal and the memory cycle address information from a processor. An address comparing part(405) generates a confirmation signal if the processor starts an operation filling an internal cache by receiving the memory cycle address information from the processor interface controller. The buffer cache(408) temporarily stores the data of the fast page mode DRAM. A buffer cache controller(406) updates the buffer cache by executing a burst cycle according to the confirmation signal from the address comparing part. A fast page mode DRAM address controller(404) transfers the memory cycle address needed from a read or write cycle of the fast page mode DRAM to the fast page mode DRAM.

Abstract translation: 目的：提供使用缓冲高速缓存的快速页面模式DRAM加速器，以通过降低快速同步模式的处理器存储器控制器与快速页面模式DRAM之间的速度差来最大化使用快速页面模式DRAM的嵌入式系统的性能， 快速页面模式突发周期。 构成：处理器接口控制器（402）从处理器接收存储器控制信号和存储器循环地址信息。 如果处理器通过从处理器接口控制器接收存储器周期地址信息来开始填充内部高速缓存的操作，则地址比较部分（405）产生确认信号。 缓冲器高速缓存（408）临时存储快速页模式DRAM的数据。 缓冲器高速缓存控制器（406）通过根据来自地址比较部分的确认信号执行突发周期来更新缓冲器高速缓存。 快速页面模式DRAM地址控制器（404）将从快速页面模式DRAM的读取或写入周期所需的存储器周期地址传送到快速页面模式DRAM。

公开(公告)号：KR1020030056276A

公开(公告)日：2003-07-04

申请号：KR1020010086473

申请日：2001-12-28

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  정원식 ,  김규헌 ,  김진웅

IPC: H04N19/68

CPC classification number: H04N19/68 ,  H04N19/91

Abstract: PURPOSE: A video encoding system and method are provided to accurately detect an error generated in the event of encoding to enable video communication with high picture quality. CONSTITUTION: An image applied to a video encoding system is split into a plurality of blocks and a number is given to each of the blocks(S202). A specific rule for inserting a resynchronization code into the split blocks is designated according to encoding information of the image. The resynchronization code is inserted into the blocks according to the designated rule to encode the blocks(S207). The encoding information includes the bit rate and frame rate of the image, the size of the image, and a video packet size.

Abstract translation: 目的：提供一种视频编码系统和方法，用于准确检测在编码时产​​生的错误，以实现具有高图像质量的视频通信。 构成：将应用于视频编码系统的图像分割成多个块，向每个块赋予数（S202）。 根据图像的编码信息指定用于将再同步码插入到分割块中的具体规则。 根据指定的规则将重新同步码插入到块中以对块进行编码（S207）。 编码信息包括图像的比特率和帧速率，图像的大小和视频分组大小。

公开(公告)号：KR1020010063872A

公开(公告)日：2001-07-09

申请号：KR1019990061976

申请日：1999-12-24

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  전종암 ,  강훈 ,  이형호

IPC: H04L12/28

Abstract: PURPOSE: A device for controlling a high-speed IP(Internet Protocol) routing, using a CAM(Content Addressable Memory) and a processor, is provided to easily provide existing IP services in an ATM(Asynchronous Transfer Mode) network, based on the expandability of an ATM switch/device. CONSTITUTION: A CAM(Content Addressable Memory,204) stores routing information. A processor(205) provides new routing information. The first memory(104) stores re-assembled IP(Internet Protocol) packet. The second memory(107) stores a header of a received IP packet. A CAM connector(108) updates the header of the IP packet stored in the second memory(107) with routing information corresponding to the header of the received IP packet, and updates the CAM(204) with routing information newly received from the processor(205). A processor connector(109) provides an interface function with the processor(205). A PCI(Peripheral Component Interconnect) transmitter(101) delivers the IP packet re-assembled by an ATM adaptation layer through a PCI bus. A PCI receiver(102) receives the IP packet transmitted from the PCI transmitter(101) through the PCI bus to be stored in the first memory(104), and updates the header of the IP packet of the first memory(104) with the header of the IP packet including the routing information. A PCI controller(105) receives the IP packet transmitted from the PCI transmitter(101) through the PCI bus to store the header of the IP packet in the second memory(107) and deliver the header of the IP packet to the CAM connector(108), and delivers the header of the IP packet including the routing information to the PCI receiver(102). A clock supplier(110) dynamically supplies a PCI clock, a memory clock and a system control clock. And a system controller(111) arbitrates a usage request of the PCI bus.

Abstract translation: 目的：提供一种使用CAM（内容可寻址存储器）和处理器来控制高速IP（因特网协议）路由的设备，用于在ATM（异步传输模式）网络中轻松提供现有的IP服务，基于 ATM交换机/设备的可扩展性。 构成：CAM（内容可寻址存储器，204）存储路由信息。 处理器（205）提供新的路由信息​​。 第一存储器（104）存储重新组装的IP（因特网协议）分组。 第二存储器（107）存储接收的IP分组的报头。 CAM连接器（108）利用对应于接收的IP分组的报头的路由信息​​来更新存储在第二存储器（107）中的IP分组的报头，并且利用从处理器新接收的路由信息​​来更新CAM（204） 205）。 处理器连接器（109）提供与处理器（205）的接口功能。 PCI（外围组件互连）发射机（101）通过PCI总线传送由ATM适配层重新组装的IP分组。 PCI接收机（102）通过PCI总线接收从PCI发送器（101）发送的IP包以存储在第一存储器（104）中，并且用第一存储器（104）的IP包的头部更新 IP包的报头包括路由信息。 PCI控制器（105）通过PCI总线接收从PCI发送器（101）发送的IP分组，将IP分组的报头存储在第二存储器（107）中，并将IP分组的报头传送到CAM连接器 108），并且将包括路由信息的IP分组的报头传送到PCI接收机（102）。 时钟供应商（110）动态地提供PCI时钟，存储器时钟和系统控制时钟。 并且系统控制器（111）仲裁PCI总线的使用请求。

公开(公告)号：KR100243413B1

公开(公告)日：2000-02-01

申请号：KR1019970069508

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 홍재환 ,  이수종 ,  김현철 ,  이문호

IPC: H04L12/28

Abstract: 본 발명은 ATM망에서 HOL-LJ 기법을 이용한 효율적 버퍼 제어장치와 제어방법에 관한 것으로, 입력셀이 셀 순위 분류기에 입력되면 셀 순위 분류기는 셀 헤더내의 CLP(Cell Loss Priority) 비트를 확인하여 고순위 셀(CLP 값이 0)이면 아무런 제어도 수행하지 않고 출력 FIFO로 전송하면 출력 FIFO는 입력된 순서대로 셀을 출력하며, 저 순위 셀(CLP 값이 1)이면 저순위 입력 셀 버퍼로 전송한다. 저 순위 입력셀 버퍼에 저장된 셀은 사용자가 레지스터에 정한 값과 저 순위 셀 카운터의 값을 비교하여 그 값이 동일하면 출력 FIFO로 셀을 보내고 값이 작으면 계속 버퍼에 저장하도록 하며, 동일한 시간일 경우 셀의 출력은 고 순위 셀이 먼저 출력되고 저 순위 셀을 출력되도록 제어하므로써 간단한 하드웨어 구성으로 고속처리가 가능하게 하고, 효율적인 시간 우선순위 제어를 수행하여 다양한 서비스에서 요구하는 품질에 맞는 일정한 서비스 품질을 보장하게 한다.

公开(公告)号：KR100226430B1

公开(公告)日：1999-10-15

申请号：KR1019970034507

申请日：1997-07-23

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  이종협 ,  박찬 ,  황의호 ,  정태수

IPC: H04L12/28

Abstract: 본 발명은 다수의 10Mbps 이더넷 포트와 하나의 ATM 포트로 구성되는 다중 포트 LAN-ATM 라우터에서 LAN 트래픽을 ATM 망을 경유하여 효과적으로 전달하기 위한 패킷 버퍼들의 관리방법에 관한 것으로서, 유연하고 지속적인 통신 서비스 제공을 위해, 시스템 전체의 가용 대역폭을 소수의 포트가 모두 차지함으로써 다른 포트의 서비스에 지장을 초래하는 단순 버퍼 할당 문제를 해결하고, 라우터 또는 브리지에서 많은 비용을 소모하는 메모리를 효과적으로 사용하고자 적은 버퍼 용량을 동적으로 할당, 관리하여 실시간 인터넷 서비스를 제공할 수 있는 버퍼 구조를 제공함으로써, ATM과 같은 고속의 프로토콜에서도 적용될 수 있는 동적 버퍼 관리방법을 제공하고, 아울러 한정된 패킷 버퍼의 용량을 가지고 동적으로 변하는 LAN 트래픽을 효율적으로 할당하여 � ��트워크 과부하시에 발생할 수 있는 패킷 손실을 최소화할 수 있는 효과가 있다.