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公开(公告)号:AU2024200587A1
公开(公告)日:2024-02-22
申请号:AU2024200587
申请日:2024-01-31
Applicant: PANASONIC IP CORP AMERICA
Inventor: LI JING YA , LIM CHONG SOON , SHASHIDHAR SUGHOSH PAVAN , LIAO RU LING , SUN HAI WEI , TEO HAN BOON , ABE KIYOFUMI , TOMA TADAMASA , NISHI TAKAHIRO
IPC: H04N19/52
Abstract: An encoder includes circuitry and memory connected to the circuitry. In operation, the circuitry corrects a base motion vector using a correction value 5 in a fixed direction; and encodes a current partition by using the corrected base motion vector corrected. The correction value is specified by an index indicating one of correction values included in a table. The table is selected from among a plurality of tables, wherein the correction values in one of the plurality of tables have different increments from the correction values in 10 another one of the plurality of tables. 205300261(
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公开(公告)号:BR112021017765A2
公开(公告)日:2022-04-26
申请号:BR112021017765
申请日:2020-06-15
Applicant: PANASONIC IP CORP AMERICA
Inventor: ABE KIYOFUMI , TOMA TADAMASA , NISHI TAKAHIRO , KATO YUSUKE
IPC: H04N19/577
Abstract: codificador, descodificador, método de codificação e método de decodificação. a presente invenção refere-se a um codificador (100) que inclui circuitos e memória conectada aos circuitos. o circuito, em operação: deriva, como primeiro parâmetro, uma soma total dos valores absolutos das somas dos valores de gradiente horizontal, respectivamente, para pares de posições relativas dos pixels; deriva, como um segundo parâmetro, uma soma total de valores absolutos de somas de valores de gradiente vertical, respectivamente, para os pares de posições de pixel relativas; deriva, como um terceiro parâmetro, uma soma total de valores de diferença de pixel relacionados à horizontal, respectivamente, para os pares de posições de pixel relativas; deriva, como um quarto parâmetro, uma soma total de valores de diferença de pixel relacionados à vertical, respectivamente, para os pares de posições de pixel relativas; deriva, como um quinto parâmetro, uma soma total de somas relacionadas à vertical de valores de gradiente horizontal, respectivamente, para os pares de posições de pixel relativas; e gera uma imagem de previsão a ser usada para codificar o bloco atual usando o primeiro, segundo, terceiro, quarto e quinto parâmetros.
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公开(公告)号:BR112021023637A2
公开(公告)日:2022-03-29
申请号:BR112021023637
申请日:2020-06-18
Applicant: PANASONIC IP CORP AMERICA
Inventor: ABE KIYOFUMI , TOMA TADAMASA , NISHI TAKAHIRO , DRUGEON VIRGINIE , KATO YUSUKE
IPC: H04N19/70
Abstract: codificador, decodificador, método de codificação, e método de decodificação. a presente invenção refere-se a um codificador (100) incluindo memória (a2) e circuitos (a1) acoplados à memória (a2) (incluindo os métodos associados). o circuito (a1), para cada uma das subcamadas temporais para escalabilidade temporal diferente da escalabilidade espacial, armazena os primeiros parâmetros nas informações de melhoria complementares (sei) do período de armazenamento em buffer e codifica os primeiros parâmetros. os primeiros parâmetros apresentam atrasos iniciais na temporização para extrair dados de um buffer de imagem codificado (cpb). o circuito (a1) armazena um segundo parâmetro no período de buffer sei e codifica o segundo parâmetro. o segundo parâmetro indica um número total de subcamadas temporais. um valor do segundo parâmetro é igual a um valor de um terceiro parâmetro que é codificado em um conjunto de parâmetros de sequência e indica um número total de subcamadas temporais.
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公开(公告)号:BR122021025024A2
公开(公告)日:2022-03-15
申请号:BR122021025024
申请日:2020-05-20
Applicant: PANASONIC IP CORP AMERICA
Inventor: ABE KIYOFUMI , TOMA TADAMASA , NISHI TAKAHIRO , DRUGEON VIRGINIE , KATO YUSUKE
IPC: H04N19/70
Abstract: método de codificação, método de decodificação e mídia legível por computador não transitória. a presente invenção refere-se a um conjunto de circuitos (160) de um codificador (100) que é configurado para codificar uma imagem de acordo com uma estrutura de codificação, incluindo uma figura de ponto de acesso aleatório intra (irap), figura dianteiras a serem emitidas antes da figura de irap na ordem de emissão e figuras traseiras a serem emitidas após a figura de irap na ordem de emissão. quando a imagem é codificada, o conjunto de circuitos (160) codifica, de acordo com uma sinalização em um fluxo de bits, no máximo uma figura traseira entre as figuras traseiras antes de codificar as figuras dianteiras na ordem de codificação, e codifica as figuras traseiras diferentes de, no máximo, uma figura traseira após codificação das figuras dianteiras na ordem de codificação. a sinalização indica se uma imagem de cada uma das unidades de acesso no fluxo de bits é uma figura de campo. o conjunto de circuitos (160) codifica no máximo uma figura traseira antes de codificar as figuras dianteiras na ordem de codificação quando a sinalização indica que a figura é uma figura de campo.
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公开(公告)号:SG11202112656UA
公开(公告)日:2021-12-30
申请号:SG11202112656U
申请日:2020-06-15
Applicant: PANASONIC IP CORP AMERICA
Inventor: TOMA TADAMASA , NISHI TAKAHIRO , ABE KIYOFUMI , KATO YUSUKE
IPC: H04N19/577
Abstract: An encoder (100) includes circuitry and memory connected to the circuitry. The circuitry, in operation: derives, as a first parameter, a total sum of absolute values of sums of horizontal gradient values respectively for pairs of relative pixel positions; derives, as a second parameter, a total sum of absolute values of sums of vertical gradient values respectively for the pairs of relative pixel positions; derives, as a third parameter, a total sum of horizontal-related pixel difference values respectively for the pairs of relative pixel positions; derives, as a fourth parameter, a total sum of vertical-related pixel difference values respectively for the pairs of relative pixel positions; derives, as a fifth parameter, a total sum of vertical-related sums of horizontal gradient values respectively for the pairs of relative pixel positions; and generates a prediction image to be used to encode the current block using the first, second, third, fourth, and fifth parameters.
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公开(公告)号:SG11202111094YA
公开(公告)日:2021-11-29
申请号:SG11202111094Y
申请日:2020-04-16
Applicant: PANASONIC IP CORP AMERICA
Inventor: TOMA TADAMASA , NISHI TAKAHIRO , ABE KIYOFUMI , KATO YUSUKE
IPC: H04N19/159 , H04N19/12 , H04N19/176
Abstract: An encoder (100) includes: circuitry (160); and memory (162) coupled to the circuitry (160). In operation, the circuitry (160): derives a prediction error of the image by subtracting, from the image, a prediction image generated using intra prediction or inter prediction; performs primary transform on the prediction error, and performs secondary transform on a result of the primary transform; performs quantization on a result of the secondary transform; and encodes a result of the quantization as data of the image. In the performing of the secondary transform, when a matrix weighted intra prediction included in the intra prediction and having prediction modes is used, the circuitry (160) uses, as a transform set for the secondary transform, a common transform set shared among the prediction modes. The matrix weighted intra prediction generates the prediction image by performing matrix calculation on a pixel sequence obtained from pixel values of surrounding pixels of a current block, and the transform set for the secondary transform is applied to primary transform coefficients obtained from the result of the primary transform.
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公开(公告)号:HUE053922T2
公开(公告)日:2021-07-28
申请号:HUE19160686
申请日:2003-04-16
Applicant: PANASONIC IP CORP AMERICA
Inventor: KONDO SATOSHI , KADONO SHINYA , HAGAI MAKOTO , ABE KIYOFUMI
IPC: H04N19/51 , H04N19/52 , G06T9/00 , H04N7/12 , H04N7/26 , H04N7/36 , H04N7/46 , H04N7/50 , H04N19/103 , H04N19/105 , H04N19/109 , H04N19/127 , H04N19/137 , H04N19/176 , H04N19/503 , H04N19/61 , H04N19/70
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公开(公告)号:MX2021004194A
公开(公告)日:2021-05-27
申请号:MX2021004194
申请日:2019-12-06
Applicant: PANASONIC IP CORP AMERICA
Inventor: KATO YUSUKE , TOMA TADAMASA , NISHI TAKAHIRO , ABE KIYOFUMI
IPC: H04N19/70
Abstract: Un codificador (100) incluye la circuitería (160) y la memoria (162) acoplada a la circuitería (160), en la cual, en operación, la circuitería (160): divide una imagen actual para codificarla en dos o más mosaicos; codifica la imagen actual realizando la codificación sobre una base de rebanada, siendo la rebanada de forma rectangular y constituida por uno o más mosaicos o una parte de un mosaico obtenido por la división; y en la codificación de la imagen actual, excluye, de la información de encabezado, la información sobre una región ocupada por una rebanada ubicada en la esquina inferior derecha de la imagen actual.
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公开(公告)号:CA3153767A1
公开(公告)日:2021-04-01
申请号:CA3153767
申请日:2020-07-03
Applicant: PANASONIC IP CORP AMERICA
Inventor: KATO YUSUKE , ABE KIYOFUMI , TOMA TADAMASA , NISHI TAKAHIRO
IPC: H04N19/13 , H04N19/157 , H04N19/18
Abstract: An encoding device (100) is provided with a circuit and a memory connected to the circuit, wherein the circuit, in operation, limits the number of times of processing of context adaptive encoding and encodes blocks of an image. In encoding of each of the blocks, in a case where the number of times of processing is in a limitation range of the number of times of processing, a coefficient information flag indicating an attribute of a coefficient included in the block is encoded. In encoding of the block, in a case where orthogonal transform is not applied to the block, when the coefficient information flag is encoded, transform processing is performed for transforming a coefficient value by using a value determined by using a peripheral coefficient that is a coefficient at the periphery of the position of a coefficient in the block, and the coefficient value after the transform processing is encoded by using the coefficient information flag encoded by the context adaptive encoding, whereas when the coefficient information flag is not encoded, the transform processing is not performed and the coefficient value is encoded by Golomb-Rice encoding.
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公开(公告)号:SG11202100230PA
公开(公告)日:2021-02-25
申请号:SG11202100230P
申请日:2019-07-05
Applicant: PANASONIC IP CORP AMERICA
Inventor: LI JING YA , LIM CHONG SOON , SHASHIDHAR SUGHOSH PAVAN , LIAO RU LING , SUN HAI WEI , TEO HAN BOON , ABE KIYOFUMI , TOMA TADAMASA , NISHI TAKAHIRO
IPC: H04N19/52
Abstract: An encoder (100) includes circuitry (160) and memory (162) connected to the circuitry (160). In operation, the circuitry (160): selects a first table to be used for a current partition to be encoded in an image of a video, from among tables that are used to correct a base motion vector in a predetermined direction using a correction value specified by an index, the tables including correction values having varying differences between indexes; writes a parameter indicating a first index to be selected from among indexes included in the first table; and encodes the current partition using the base motion vector corrected using a correction value specified by the first index.
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