公开(公告)号：TW201709446A

公开(公告)日：2017-03-01

申请号：TW105117267

申请日：2016-06-01

Applicant: 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

Inventor： 仮屋崎修一 ,  KARIYAZAKI, SHUUICHI ,  白井航 ,  SHIROI, WATARU ,  久保山賢一 ,  KUBOYAMA, KENICHI

IPC: H01L23/48 ,  H01L23/52

CPC classification number: H05K1/0248 ,  H01L23/32 ,  H01L25/04 ,  H01L25/18 ,  H01L2224/16225 ,  H05K1/0298 ,  H05K1/11 ,  H05K1/113 ,  H05K1/119 ,  H05K1/141 ,  H05K1/16 ,  H05K1/18 ,  H05K1/181 ,  H05K1/182 ,  H05K3/4046 ,  H05K7/02 ,  H05K2201/09218

Abstract: 本發明之一實施形態之半導體裝置具有經由中介板而互相電性連接之第1半導體零件及第2半導體零件。上述中介板具有：複數個第1信號配線路徑；及複數個第2信號配線路徑，其等之路徑距離短於上述複數個第1信號配線路徑之各者。又，上述第1半導體零件具備第1電極、第2電極、及第3電極，其等沿著第1方向依序排列。又，上述第2半導體零件包含第4電極、第5電極、及第6電極，其等沿著上述第1方向依序排列。又，上述第1電極經由上述第1信號配線路徑而與上述第4電極連接，上述第2電極經由上述第1信號配線路徑而與上述第5電極連接，上述第3電極經由上述第1信號配線路徑而與上述第6電極連接。

Abstract in simplified Chinese: 本发明之一实施形态之半导体设备具有经由中介板而互相电性连接之第1半导体零件及第2半导体零件。上述中介板具有：复数个第1信号配线路径；及复数个第2信号配线路径，其等之路径距离短于上述复数个第1信号配线路径之各者。又，上述第1半导体零件具备第1电极、第2电极、及第3电极，其等沿着第1方向依序排列。又，上述第2半导体零件包含第4电极、第5电极、及第6电极，其等沿着上述第1方向依序排列。又，上述第1电极经由上述第1信号配线路径而与上述第4电极连接，上述第2电极经由上述第1信号配线路径而与上述第5电极连接，上述第3电极经由上述第1信号配线路径而与上述第6电极连接。

公开(公告)号：TW201448696A

公开(公告)日：2014-12-16

申请号：TW103108509

申请日：2014-03-11

Applicant: DIC股份有限公司 ,  DIC CORPORATION

Inventor： 義原直 ,  YOSHIHARA, SUNAO ,  勝田晴彥 ,  KATSUTA, HARUHIKO ,  片山嘉則 ,  KATAYAMA, YOSHINORI ,  白髮潤 ,  SHIRAKAMI, JUN ,  村川昭 ,  MURAKAWA, AKIRA ,  富士川亘 ,  FUJIKAWA, WATARU ,  齊藤公惠 ,  SAITOU, YUKIE

IPC: H05K3/10

CPC classification number: H05K3/188 ,  C25D5/02 ,  C25D5/56 ,  C25D7/00 ,  H05K1/0313 ,  H05K1/097 ,  H05K3/12 ,  H05K3/207 ,  H05K3/246 ,  H05K2201/0203 ,  H05K2201/0224 ,  H05K2201/0257 ,  H05K2201/09218 ,  H05K2203/0108 ,  H05K2203/097

Abstract: 本發明提供一種藉由印刷製程與鍍敷製程之複合技術而形成圖案剖面形狀優異之導電性高精細圖案的方法，並且對以鍍敷核圖案為基礎之積層體之各界面賦予優異之密接性，藉此提供一種可較佳地用作高精度之電路的導電性高精細圖案及其製造方法。本發明提供一種導電性高精細圖案形成方法、利用該方法所獲得之導電性高精細圖案及包含其之電路，上述導電性高精細圖案形成方法包括如下步驟：(1)於基板上形成塗佈樹脂組合物而成之接受層；(2)利用凸版反轉印刷法印刷含有鍍敷核粒子之油墨，而於接受層上形成鍍敷核圖案；及(3)藉由電解鍍敷法使金屬析出至步驟(2)之鍍敷核圖案上。

Abstract in simplified Chinese: 本发明提供一种借由印刷制程与镀敷制程之复合技术而形成图案剖面形状优异之导电性高精细图案的方法，并且对以镀敷核图案为基础之积层体之各界面赋予优异之密接性，借此提供一种可较佳地用作高精度之电路的导电性高精细图案及其制造方法。本发明提供一种导电性高精细图案形成方法、利用该方法所获得之导电性高精细图案及包含其之电路，上述导电性高精细图案形成方法包括如下步骤：(1)于基板上形成涂布树脂组合物而成之接受层；(2)利用凸版反转印刷法印刷含有镀敷核粒子之油墨，而于接受层上形成镀敷核图案；及(3)借由电解镀敷法使金属析出至步骤(2)之镀敷核图案上。

公开(公告)号：CN207458029U

公开(公告)日：2018-06-05

申请号：CN201690000854.2

申请日：2016-05-06

Applicant: 株式会社和冠

Inventor： 松本义治

IPC: G06F3/046 ,  G06F3/041 ,  H05K1/11 ,  H05K3/40

CPC classification number: G06F3/046 ,  G06F2203/04103 ,  H05K1/0296 ,  H05K3/10 ,  H05K3/28 ,  H05K2201/09218

Abstract: 提供一种能够通过使用包覆导线进行配线来削减成本并且具备端子部而与外部电路的连接也能够容易地进行的位置检测传感器。在基材的一面上预先形成有配设多个端子导体的端子部。在基材的一面上的与端子部不重复的区域，由包覆导线构成的多个电极导体以容许相互的重叠的方式形成规定的导体图案，通过粘结材料而粘附配设于基材，从而传感器图案部被配设在基材上。多个电极导体分别在包覆导线的端部通过将包覆剥离而露出导线，且露出的导线以能够与端子部的对应的端子导体连接的方式对位地配设，端子部的多个端子导体与传感器图案部的多个电极导体各自的露出的导线电连接。