公开(公告)号：KR1020070016399A

公开(公告)日：2007-02-08

申请号：KR1020050071032

申请日：2005-08-03

Applicant: 삼성전자주식회사

Inventor： 김동한 ,  도재천

IPC: H01L23/12 ,  H01L23/52

CPC classification number: H01L23/50 ,  H01L23/293 ,  H01L23/3731 ,  H01L23/481 ,  H01L24/10 ,  H01L24/42

Abstract: 본 발명은 글래스 기판을 사용하는 칩 온 글래스 패키지에 관한 것이다. 집적회로 칩의 소형화와 칩 패드 수의 증가로 인하여 패드 피치가 점점 축소되는 반면, 종래의 와이어 본딩 기술은 미세 피치에 부적합하고 탭 기술은 기판 소재의 열적 변형에 따른 문제를 극복하지 못하고 있다. 본 발명은 집적회로 칩과 유사한 열 팽창 계수를 갖는 글래스 기판을 사용하여 칩 온 글래스 패키지를 구현한다. 글래스 기판은 칩과 유사한 열 변형 특성을 가지므로 미세 피치의 집적회로 칩을 이용하여 패키지를 구현하는 것이 가능해진다.
집적회로 칩, 글래스 기판, 열 팽창 계수, 미세 피치, 유연성 기판

公开(公告)号：KR100568223B1

公开(公告)日：2006-04-07

申请号：KR1020030039525

申请日：2003-06-18

Applicant: 삼성전자주식회사

Inventor： 강사윤 ,  김동한

IPC: H01L27/146 ,  H01L23/00

CPC classification number: H04N5/2251 ,  H01L27/14618 ,  H01L27/14625 ,  H01L31/0203 ,  H01L31/02325 ,  H01L2224/16225 ,  H01L2924/00014 ,  H01L2224/0401

Abstract: 고체 촬상용 반도체 장치의 소형화를 도모하는 본 발명의 고체 촬상용 반도체 장치는, 고체 촬상용 렌즈가 부착된 렌즈 부착부; 상기 고체 촬상용 렌즈와 대향하는 수광홀이 형성된 회로기판; 상기 회로기판의 하부와 전기적 접속수단을 통해 전기적으로 접속되고, 상기 수광홀을 통해 입사된 상기 고체 촬상용 렌즈로부터의 광을 화상 신호로 변환하는 고체 촬상용 반도체 칩; 및 상기 고체 촬상용 렌즈로부터의 광을 차단하지 않도록 형성되고, 상기 렌즈 부착부의 하단에 고정 설치되고 상기 회로기판의 상부와 전기적 접속수단을 통하여 전기적으로 접속되고, 상기 고체 촬상용 반도체 칩의 화상신호를 처리하는 제1 화상처리용 반도체 칩을 구비한다.
CMOS 이미지 센서(CIS), 고체 촬상용 반도체, 화상처리

Abstract translation: 固态成像方法和装置包括用于图像处理的半导体芯片，其位于固态成像透镜和固态成像半导体芯片之间的垂直方向上，使得用于图像处理的半导体芯片的至少一部分重叠 固体成像半导体芯片在水平方向上，使得半导体芯片不将通过固态成像透镜照射的光截取到固态成像半导体芯片。 固态成像半导体芯片可以电连接到用于图像处理的半导体芯片的下侧，并将通过固态成像透镜的光转换成图像信号。

公开(公告)号：KR1020050091971A

公开(公告)日：2005-09-16

申请号：KR1020040017163

申请日：2004-03-13

Applicant: 삼성전자주식회사

Inventor： 김동한 ,  강사윤

IPC: H01L21/60

CPC classification number: H01L24/50 ,  H01L24/86

Abstract: 종래의 TCP용 패키지와는 크기가 다른 TCP용 테이프를 사용하는 테이프 캐리어 패키지의 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 TCP 제조방법은 TCP용 테이프의 양단에 일정한 간격을 유지하면서 TCP용 테이프의 길이방향으로 다수 형성되어 있는 이송용 홀, 이송용 홀 사이 및/또는 이송용 홀과 인접한 TCP용 테이프 상에 형성되어 있는 정렬키 및 TCP용 테이프의 중앙에 동박 패턴이 형성되어 있으면서, 동박 패턴의 전체 폭이 28mm 내지 30mm인 유효영역이 필요한 TCP의 제조방법으로서, TCP용 테이프의 폭이 40mm 내지 42mm 사이인 것을 사용하여 패키지 공정을 수행한 다음, TCP용 테이프의 폭이 34mm 내지 36mm 사이가 되도록 TCP용 테이프의 양단을 잘라내는 것을 특징으로 한다.

公开(公告)号：KR1020050091225A

公开(公告)日：2005-09-15

申请号：KR1020040016551

申请日：2004-03-11

Applicant: 삼성전자주식회사

Inventor： 김동한

IPC: H01L21/60

CPC classification number: H01L23/4985 ,  H01L23/49838

Abstract: 테이프 배선 기판의 길이를 증가시키지 않으면서 용이하고 저렴하게 제조할 수 있는 벤딩 슬릿을 포함하는 테이프 배선 기판 및 이를 이용하는 반도체 소자 패키지가 제공된다. 본 발명에 따른 테이프 배선 기판은 제 1 두께를 가지는 제 1 영역과 제 1 두께보다 작은 제 2 두께를 가지는 제 2 영역을 포함하는 베이스 필름 및 제 2 영역을 가로지르며 형성되어 있고 베이스 필름 상에 실장되는 반도체 소자와 연결되도록 형성되어 있는 다수의 금속 라인들을 포함한다.

公开(公告)号：KR1020050033111A

公开(公告)日：2005-04-12

申请号：KR1020030069039

申请日：2003-10-04

Applicant: 삼성전자주식회사

Inventor： 이시훈 ,  김동한 ,  강사윤

IPC: H01L23/28

CPC classification number: H01L23/49572 ,  H01L23/3157 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2924/00014 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/00 ,  H01L2224/05599

Abstract: A tape circuit substrate and a semiconductor chip package using the same are provided to obtain the fine pitch of an electrode pad by reducing the width of a lead compare to the end width thereof. A base film is formed with an insulating material. A circuit pattern layer formed on the base film includes a first lead(430,440) and a second lead(410,420). The first lead is connected with an electrode pad(460) arranged at the outside of a semiconductor chip(400), the second lead is connected with an electrode pad(450) arranged at the inside of the semiconductor chip. The end of the first and second leads have a wider width than the body thereof.

Abstract translation: 提供带状电路基板和使用其的半导体芯片封装，以通过相对于其端部宽度减小引线的宽度来获得电极焊盘的微细间距。 基膜由绝缘材料形成。 形成在基膜上的电路图案层包括第一引线（430,440）和第二引线（410,420）。 第一引线与布置在半导体芯片（400）的外部的电极焊盘（460）连接，第二引线与布置在半导体芯片内部的电极焊盘（450）连接。 第一和第二引线的端部具有比其主体宽的宽度。

公开(公告)号：KR1020040080741A

公开(公告)日：2004-09-20

申请号：KR1020030015698

申请日：2003-03-13

Applicant: 삼성전자주식회사

Inventor： 강사윤 ,  김동한

IPC: H01L21/60

Abstract: PURPOSE: A tap tape for tape carrier package is provided to remove generation of burr and punching tolerance in a process for dividing a tap tape into plural tape carrier packages by forming a slit between adjacent wiring patterns. CONSTITUTION: A plurality of windows are formed in columns on a base film in order to mount a plurality of semiconductor chips. A plurality of wiring patterns(70) are formed on the base film. The wiring patterns are formed with a plurality of input patterns(72) and a plurality of output patterns(74). A slit for dispersing and cutting stress is formed between the adjacent wiring patterns on the base film. Both ends of the adjacent wiring patterns are formed nearly to the slit. An outer slit is formed at the outside of the both sides of the wiring patterns.

Abstract translation: 目的：提供用于胶带载体包装的抽头带，以在通过在相邻布线图案之间形成狭缝来将抽头带分割成多个带载包装的过程中消除毛刺和冲孔公差的产生。 构成：为了安装多个半导体芯片，在基膜上的列上形成多个窗口。 在基膜上形成多个布线图案（70）。 布线图案形成有多个输入图案（72）和多个输出图案（74）。 在基膜上的相邻布线图案之间形成用于分散和切割应力的狭缝。 相邻布线图案的两端形成在狭缝附近。 在布线图案的两侧的外侧形成有外部狭缝。

公开(公告)号：KR1020040080739A

公开(公告)日：2004-09-20

申请号：KR1020030015696

申请日：2003-03-13

Applicant: 삼성전자주식회사

Inventor： 김동한

IPC: H01L21/60

CPC classification number: H01L22/34 ,  G01R31/2884 ,  H01L23/49572 ,  H01L2224/16 ,  H01L2924/15173

Abstract: PURPOSE: A semiconductor chip having a test pad and a tape carrier package using the same are provided to reduce the size of the semiconductor chip by arranging test pads in a main circuit region. CONSTITUTION: A semiconductor chip includes an active region having a main circuit region(11) in which an IC is formed and a peripheral region(12) in which a plurality of chip pads(13) connected to the IC are formed. The semiconductor chip further includes a plurality of test pads(17) connected to the IC. The test pads are used for inspecting a characteristic of the IC of the peripheral region. The chip pads are arranged in parallel to an edge of the adjacent active region. The test pads are formed along columns of the chip pads.

Abstract translation: 目的：提供具有测试焊盘和使用其的带载体封装的半导体芯片，以通过在主电路区域中布置测试焊盘来减小半导体芯片的尺寸。 构成：半导体芯片包括具有其中形成有IC的主电路区域（11）的有源区和形成有与IC连接的多个芯片焊盘（13）的周边区域（12）。 半导体芯片还包括连接到IC的多个测试焊盘（17）。 测试焊盘用于检查外围区域的IC的特性。 芯片焊盘平行于相邻有源区域的边缘排列。 测试焊盘沿着芯片焊盘的列形成。

公开(公告)号：KR1020020089897A

公开(公告)日：2002-11-30

申请号：KR1020010028891

申请日：2001-05-25

Applicant: 삼성전자주식회사

Inventor： 김동한 ,  김종국 ,  조천호 ,  최병업

IPC: H01L21/02

Abstract: PURPOSE: A load-rock apparatus for manufacturing semiconductor devices is provided to minimize a damage of a wafer by reducing thermal stress of wafer. CONSTITUTION: The load-rock apparatus comprises a load-rock chamber(10) and a load-rock station(12) formed in the load-rock chamber(10) for loading a plurality of wafers. The load-rock station(12) further includes a housing(14) opened front and back surfaces of the housing and a plurality of slits(16) formed at both sides of the housing. A protrusion part(18) is formed on the slit(16) for loading the wafer. Since the wafer contact area is reduced by using the protrusion part(18), the thermal stress of the wafer is minimized.

Abstract translation: 目的：提供一种用于制造半导体器件的负载岩石装置，以通过降低晶片的热应力来最小化晶片的损坏。 构成：负载岩石装置包括负载岩石室（10）和形成在负载 - 岩石室（10）中的用于装载多个晶片的负载 - 岩石站（12）。 负载 - 摇摆台（12）还包括一个敞开的壳体（14），该壳体（14）敞开在壳体的前后表面和形成在壳体两侧的多个狭槽（16）。 在用于加载晶片的狭缝（16）上形成突起部（18）。 由于通过使用突出部（18）来减小晶片接触面积，所以晶片的热应力被最小化。