公开(公告)号：KR100627839B1

公开(公告)日：2006-09-25

申请号：KR1020040113959

申请日：2004-12-28

Applicant: 한국과학기술원

Inventor： 유회준 ,  손교민

IPC: G11C29/00

Abstract: 본 발명은 프로그램 가능한 프로세서를 갖는 메모리 장치에 관한 것으로서, 메모리 장치에 비휘발성 명령어 저장부를 갖는 프로세서를 원칩으로 탑재하여 테스트모드나 초기 셋업모드에서 프로세서의 다양한 프로그램을 통해 메모리의 각종 테스트를 수행하며 메모리의 각종 파라미터를 변경하고 설정하여 최적화함으로써 수율향상 및 테스트를 위한 비용절감 효과가 발생하는 이점이 있을 뿐만 아니라 프로그램 가능한 프로세서를 통해 다양한 구성의 설정이 가능하여 다양한 사용자의 욕구를 만족시킬 수 있는 메모리 장치를 공급할 수 있는 이점이 있다.
프로그램, 프로세서, 셀프테스트, 테스트, 셋업, 파라미터, 명령코드

公开(公告)号：KR100568587B1

公开(公告)日：2006-04-07

申请号：KR1020030083433

申请日：2003-11-24

Applicant: 삼성전자주식회사 ,  한국과학기술원

Inventor： 김성은 ,  김선영 ,  김진경 ,  송성준 ,  유회준

IPC: G06F1/26

CPC classification number: G11C5/145 ,  H02M3/07

Abstract: 부하측 변동에 영향을 받지 않고, 안정적인 출력레벨을 가지는 승압전압을 생성하기 위한 승압전압 안정화장치 및 방법이 개시된다. 승압전압 안정화장치의 전압 감지부는 클럭신호에 따라 전원전압보다 높은 전압 레벨을 가지도록 생성된 승압전압의 레벨 변동을 감지하고, 감지된 레벨 변동에 따른 제1 내지 제N 감지신호를 출력하며, 구동버퍼 제어부는 제1 내지 제N 감지신호에 따른 제1 내지 제2N 전류 제어신호를 출력하고, 구동버퍼부는 제1 내지 제2N 전류 제어신호에 따라 선택적으로 동작되어 승압전압을 생성하기 위한 충전 전류량을 조절하는 제1 내지 제N 인버터 구동부를 포함한다. 따라서, 승압전압의 변동을 감지하고, 감지된 변동량에 상응하여 충전전류량을 조절하므로, 항상 일정한 레벨을 가지는 안정적인 승압전압을 생성할 수 있다.

公开(公告)号：KR1020060029411A

公开(公告)日：2006-04-06

申请号：KR1020040078336

申请日：2004-10-01

Applicant: 한국과학기술원

Inventor： 이세중 ,  유회준

IPC: H03M9/00

CPC classification number: H03M9/00

Abstract: 본 발명은 대칭형 지연회로를 이용한 병렬-직렬 및 직렬-병렬 변환기에 관한 것으로서, 병렬-직렬 및 직렬-병렬 변환을 위해 사용되는 플립플롭을 대신하여 지연회로를 사용함으로써 클럭의 지연시간, 셋업타임, 홀드타임에 의한 속도의 제한을 극복할 수 있도록 하며 클럭을 이용한 쉬프트 메카니즘을 자연적인 신호의 전달을 이용하여 쉬프트되도록 함으로써 고속 및 구현이 간편한 이점이 있다.
대칭형, 지연회로, 병렬-직렬, 직렬-병렬, 병/직렬, 직/병렬, 변환기, 쉬프트 메카니즘, 클럭, 신호전달, propagation

Abstract translation: 并联本发明的具有一个对称的延迟电路涉及并行转换器，并行到串行和串行串行和串行至所述代替触发器的使用的延迟电路被用于时钟的并行转换的延迟时间，设置时间， 通过使得可以克服的保持时间的速度，和用于天然信号的传输由移位时钟换档机构的限制具有以下优点：高速和容易实现。

公开(公告)号：KR100530540B1

公开(公告)日：2005-11-23

申请号：KR1020040031839

申请日：2004-05-06

Applicant: 한국과학기술원

Inventor： 최성대 ,  손교민 ,  유회준

IPC: G11C15/00

Abstract: 본 발명은 내용 주소화 메모리 장치 및 그 검색방법에 관한 것으로서, 내용 주소화 메모리의 검색 동작에서 계층적으로 선택된 특정 블록만이 활성화되도록 검색 데이터를 두 개의 필드로 나누어 한 필드의 결과로는 블록을 선택하고 나머지 하나의 필드로는 선택된 블록 내에서 최종 검색을 진행함으로써 저전력으로 검색을 수행할 수 있기 때문에 대용량의 내용 주소화 메모리 장치를 제조할 수 있고 또한 칩에서 발생하는 열을 처리하기 위한 패키지를 쓰지 않아도 되기 때문에 내용 주소화 메모리 장치의 제조 단가를 낮출 수 있을 뿐만 아니라 데이터의 검색과정을 계층화하여 검색할 때 각 필드간의 프리차지 시간과 검색 시간을 중첩시킴으로써 시간적인 손실 없이 검색이 가능한 이점이 있다.

公开(公告)号：KR100505134B1

公开(公告)日：2005-08-02

申请号：KR1020030037038

申请日：2003-06-10

Applicant: 한국과학기술원

Inventor： 우람찬 ,  유회준

IPC: G06F7/52

CPC classification number: G06T15/005 ,  G06T15/04 ,  G06T2200/28

Abstract: 본 발명은 3차원 컴퓨터 그래픽 시스템의 제산유니트에 관한 것으로서, 3차원 컴퓨터 그래픽 시스템에서 텍스쳐 매핑에 사용되는 원근제법의 제산과정시 호모지니어스 텍스쳐주소인 w에서의 선행 제로의 수만큼을 u, v의 최상위 비트에서 제거하여 적은 크기로 근사적으로 나눗셈을 수행함으로써 면적과 전력을 더욱 줄일 수 있으며, 저전력으로 동작하는 휴대용 기기에서 실시간 텍스쳐 매핑의 성능을 증가시켜 3차원 컴퓨터 그래픽을 보다 현실감 있게 구현할 수 있는 이점이 있다.

公开(公告)号：KR1020040102251A

公开(公告)日：2004-12-04

申请号：KR1020030033574

申请日：2003-05-27

Applicant: 한국과학기술원

Inventor： 손주호 ,  우람찬 ,  유회준

IPC: G06F13/00

Abstract: PURPOSE: An accelerator for processing multimedia using a coprocessor on a portable system is provided to efficiently process a multimedia data stream with a small power by using a stream buffer including a system interface unit for enabling the coprocessor equipped with a program memory to directly invoke a main processor and being used as an operation register. CONSTITUTION: A coprocessor interface unit(201) connects the main processor(100) and the coprocessor(200). An internal program memory(207) stores the program. A state control unit(208) makes the coprocessor execute instructions of the main processor and requests the needed operation to the main processor. The stream buffer(203) has the system bus interface(202) for directly connecting to a system bus for the multimedia data stream, and reads/stores data on the next stream when the coprocessor performs a stream processing program. A register mapping unit(204) performs mapping in order to make the coprocessor use contents of the stream buffer as an operation register. An SIMD(Single Instruction Multiple Data) data path(206) performs an SIMD operation in order to make the coprocessor process multiple data at one instruction.

Abstract translation: 目的：提供一种用于在便携式系统上使用协处理器处理多媒体的加速器，以通过使用包括系统接口单元的流缓冲器来有效地处理具有小功率的多媒体数据流，以使能配备有程序存储器的协处理器直接调用 主处理器并用作操作寄存器。 构成：协处理器接口单元（201）连接主处理器（100）和协处理器（200）。 内部程序存储器（207）存储程序。 状态控制单元（208）使协处理器执行主处理器的指令并向主处理器请求所需的操作。 流缓冲器（203）具有用于直接连接到用于多媒体数据流的系统总线的系统总线接口（202），并且当协处理器执行流处理程序时，将数据读取/存储在下一个流上。 寄存器映射单元（204）执行映射以使协处理器使用流缓冲器的内容作为操作寄存器。 SIMD（单指令多数据）数据路径（206）执行SIMD操作，以使协处理器在一个指令处理多个数据。

公开(公告)号：KR100448071B1

公开(公告)日：2004-09-10

申请号：KR1020020013838

申请日：2002-03-14

Applicant: 한국과학기술원

Inventor： 손주호 ,  우람찬 ,  유회준

IPC: G06F13/38

Abstract: PURPOSE: A device for controlling a buffer memory of a computer system is provided to implement a buffer system of a low-power effectively and use an internal memory as a scratch pad memory by partially activating a bank of an internal buffer memory according to a flow of the current data and the number of entry numbers of a queue and applying an adaptability in a queue system for connecting two components which create and consume data. CONSTITUTION: An output latch(40) is operated as a virtual queue when data stored in a buffer memory(20) are transmitted to a consumption component(30) or the buffer memory(20) is used as a scratch pad memory. A buffer controller(50) controls data of the buffer memory(20), and delays an operation of a processor(10) or the component(30) when an overflow or underflow of the buffer memory(20) is generated. The buffer controller(50) decides an active point(Act_point) according to the number of internal entry numbers of the buffer memory(20) and the number of necessary bank numbers. The buffer controller(50) separates an output latch(40) for using the buffer memory(20) as the scratch pad memory. A bank controller(60) activates a bank of the buffer memory(20) as a circular form by the active point(Act_point) of the buffer controller(50).

Abstract translation: 目的：提供一种用于控制计算机系统的缓冲存储器的设备，以有效地实现低功率的缓冲系统，并且通过根据流程部分地激活内部缓冲存储器的存储体而将内部存储器用作高速暂存存储器 当前数据的数量和队列的条目数量，并在队列系统中应用适应性以连接创建和消费数据的两个组件。 构成：当存储在缓冲存储器（20）中的数据被传输到消耗部件（30）或缓冲存储器（20）被用作暂存存储器时，输出锁存器（40）作为虚拟队列操作。 缓冲器控制器（50）控制缓冲存储器（20）的数据，并且当产生缓冲存储器（20）的上溢或下溢时延迟处理器（10）或组件（30）的操作。 缓冲器控制器（50）根据缓冲存储器（20）的内部条目数量和必要的存储体编号的数量来决定有效点（Act_point）。 缓冲器控制器（50）分离用于使用缓冲存储器（20）作为便笺式存储器的输出锁存器（40）。 存储体控制器（60）通过缓冲器控制器（50）的激活点（Act_point）以循环形式激活缓冲存储器（20）的存储体。

公开(公告)号：KR1020030068219A

公开(公告)日：2003-08-21

申请号：KR1020020007868

申请日：2002-02-14

Applicant: 한국과학기술원

Inventor： 우람찬 ,  유회준

IPC: G06T1/60 ,  G06T17/00

Abstract: PURPOSE: A texture memory access device of a three-dimensional computer graphic system is provided to improve texture mapping performance to produce more vivid three-dimensional computer graphics. CONSTITUTION: A texture memory access device of a three-dimensional computer graphic system includes a texture address aligner(210), a texture address comparator(220), a texture memory controller(230), a texture data register(240), and a texture data aligner(250). The texture address aligner receives a plurality of texture memory addresses from texture units(110) and aligns identical texture addresses. The texture address comparator compares the aligned addresses with addresses stored at the previous clock cycle to align identical texture addresses. The texture memory controller controls a texture memory using texture addresses output from the comparator. The texture data register temporarily stores data read from the texture memory. The texture data aligner realigns texture data according to control signals output from the texture address aligner and the texture address comparator to send the texture data to the texture units.

Abstract translation: 目的：提供三维计算机图形系统的纹理存储器访问装置，以提高纹理映射性能，从而产生更逼真的三维计算机图形。 构成：三维计算机图形系统的纹理存储器访问装置包括纹理地址对齐器（210），纹理地址比较器（220），纹理存储器控制器（230），纹理数据寄存器（240）和 纹理数据对齐器（250）。 纹理地址对齐器从纹理单元（110）接收多个纹理存储器地址，并对齐相同的纹理地址。 纹理地址比较器将对准的地址与前一时钟周期中存储的地址进行比较，以对齐相同的纹理地址。 纹理存储器控制器使用从比较器输出的纹理地址来控制纹理存储器。 纹理数据寄存器临时存储从纹理存储器读取的数据。 纹理数据对齐器根据从纹理地址对齐器和纹理地址比较器输出的控制信号来重新组织纹理数据，以将纹理数据发送到纹理单元。

公开(公告)号：KR100387983B1

公开(公告)日：2003-06-18

申请号：KR1020000082707

申请日：2000-12-27

Applicant: 한국과학기술원

Inventor： 이세중 ,  유회준

IPC: G06F7/00

CPC classification number: H03K19/00 ,  G06F7/00

Abstract: A race logic circuit of the present invention includes: a WTA circuit for receiving an operand logic signal and outputting only a high signal which is the first to arrive among the operand logic signals; plural race lines for inputting the operand logic signal into the WTA circuit; a clock distribution line having plural delay devices connected in series, both ends of the respective delay devices being connected to a triggering line, the clock distribution line receiving an external clock and outputting a triggering signal into the triggering line; and plural operand logic signal input switches which are triggered by the triggering signal output from the triggering line, for deciding whether to input the operand logic signal into the race line. According to the race logic of the present invention makes it possible to compose various logic circuits. Especially, when realizing the race logic circuit as integrated circuits, time delay due to the transistors can be removed during the logic operation. Further, time delay in the interconnection lines is actively utilized to enhance the system speed.

Abstract translation: 本发明的竞赛逻辑电路包括：WTA电路，用于接收操作数逻辑信号并仅输出操作数逻辑信号中第一个到达的高信号; 用于将操作数逻辑信号输入WTA电路的多条信号线; 时钟分配线，具有串联连接的多个延迟器件，各个延迟器件的两端连接到触发线，时钟分配线接收外部时钟并向触发线输出触发信号; 以及由触发线输出的触发信号触发的多个操作数逻辑信号输入开关，用于决定是否将操作数逻辑信号输入到跑道线中。 根据本发明的竞赛逻辑可以组成各种逻辑电路。 尤其是，当将竞赛逻辑电路实现为集成电路时，在逻辑操作期间可以消除由晶体管引起的时间延迟。 此外，互连线中的时间延迟被主动利用以提高系统速度。

公开(公告)号：KR1020030045395A

公开(公告)日：2003-06-11

申请号：KR1020010076103

申请日：2001-12-04

Applicant: 한국과학기술원

Inventor： 박용하 ,  최성대 ,  유회준

IPC: G11C7/00

Abstract: PURPOSE: A low power semiconductor memory device and a method for driving the same are provided to reduce the power consumption by not operating the write driving circuit when the new data is equal to the data previously stored. CONSTITUTION: A low power semiconductor memory device includes a memory cell(20) for storing data, a memory controller(10) for controlling the data inputted and outputted from the memory cell(20), a write applying signal generation block(70) for generating the write applying signal only when the data read out from the memory cell(20) is different from the data to write on the memory cell(20) when the write signal outputted from the memory controller(10) is inputted, and a write driving block(50) for recording the data on the memory cell(20) in response to the write application signal outputted from the write applying signal generation block(70).

Abstract translation: 目的：提供一种低功率半导体存储器件及其驱动方法，用于当新数据等于先前存储的数据时，通过不操作写入驱动电路来降低功耗。 构成：低功率半导体存储器件包括用于存储数据的存储单元（20），用于控制从存储单元（20）输入和输出的数据的存储器控​​制器（10），用于 只有当从存储器单元（20）读出的数据与从存储器控制器（10）输出的写入信号被输入时写入存储单元（20）的数据不同，才产生写入施加信号，并且写入 驱动块（50），用于响应于从写入施加信号生成块（70）输出的写入应用信号，将数据记录在存储单元（20）上。