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公开(公告)号：KR1019980045890A
公开(公告)日：1998-09-15
申请号：KR1019960064135
申请日：1996-12-11
Applicant: 한국전자통신연구원
Inventor： 조한진
IPC: H03J1/00
Abstract: 본 발명은 주파수 혼합기의 출력 단에 LC 병렬 공진 회로를 연결하여 저역 통과 필터의 필요성을 제거하고, 동시에 전력 이득을 극대화 하고자 하는 저역 통과 필터를 내장한 고성능 주파수 혼합기에 관한 것이다.
LC 병렬 공진 회로는 공진 주파수에 무한대의 임피던스를 갖고 그 이외의 주파수 대역에서는 적은 임피던스를 갖는 특성을 가지고 있다. 따라서, 주파수 혼합기에 연결된 LC 병렬 공진 회로가 원하는 주파수 대역에서는 큰 임피던스를 갖고 나머지 대역에서는 적은 임피던스를 갖게 설계하면 혼합된 주파수 대역에서는 큰 전력 이득을 가지며 나머지 주파수 대역의 신호들은 크게 감소하게 된다. 그러므로 기존에 주파수 혼합기 출력에 필요하던 저역 통과 필터는 불필요하게 된다.-
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公开(公告)号：KR1019960002333B1
公开(公告)日：1996-02-16
申请号：KR1019930029352
申请日：1993-12-23
Applicant: 한국전자통신연구원
Inventor： 조한진
IPC: H03K19/173
CPC classification number: H03K19/1737
Abstract: The logic integrated circuit module comprises a sequential circuit part, and a combination circuit part including first to fourth AND logic devices for inputting respective data signals and for ANDing same. Each AND logic device has two input terminals, which have at least one non-inverted terminal and one inverted input terminal. An XOR logic device inputs a fifth and sixth data signals and XORs them, and has at least two non-inverted input terminals. A fifth AND logic device inputs a seventh data signal to an eighth data signal and ANDs the input data signals, and has four input terminals. The input terminals have at least two non-inverted terminals and two inverted input terminals. A first data select device has a select control input terminal and selects one of outputs from the two AND logic device in response to the output from the XOR logic device which is applied to the select control input terminal. A second data select device having a select control input terminal and for selecting one of outputs from the third and fourth AND logic device in response to the output from the XOR logic device which is applied to the select control input terminal.
Abstract translation: 逻辑集成电路模块包括顺序电路部分，以及包括用于输入相应数据信号的第一至第四AND逻辑器件和用于使其相同的组合电路部分。 每个AND逻辑器件具有两个输入端子，它们具有至少一个非反相端子和一个反相输入端子。 XOR逻辑器件输入第五和第六数据信号并对其进行异或运算，并具有至少两个非反相输入端子。 第五AND逻辑器件将第七数据信号输入到第八数据信号，并输入数据信号，并具有四个输入端。 输入端子具有至少两个非反相端子和两个反相输入端子。 第一数据选择装置具有选择控制输入端子，并响应来自施加到选择控制输入端子的异或逻辑装置的输出，从两个AND逻辑装置中选择一个输出。 具有选择控制输入端的第二数据选择装置，用于响应于来自所述选择控制输入端的所述异或逻辑装置的输出，从所述第三和第四与逻辑装置中选择一个输出。
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公开(公告)号：KR101441009B1
公开(公告)日：2014-09-17
申请号：KR1020100115080
申请日：2010-11-18
Applicant: 한국전자통신연구원
Abstract: 본 발명은 터보 복호를 위한 패리티 생성 장치 및 MAP 장치에 관한 것으로서, 구체적으로 본 발명의 터보 복호를 위한 패리티 생성 장치는 인코더(encoder) 상태에 따른 정보 비트에 대한 순방향 및 역방향 상태 메트릭과 입력 심볼간의 관계를 유지 또는 변경함으로써 상기 정보 비트에 대한 순방향 및 역방향 상태 메트릭을 이용하여 패리티 비트에 대한 순방향 및 역방향 상태 메트릭을 계산하는 패리티 상태 메트릭 연산부; 및 상기 패리티 상태 메트릭 연산부에서 계산한 패리티 비트에 대한 순방향 및 역방향 상태 메트릭을 이용해 패리티 비트를 계산하는 패리티 계산부를 포함한다.
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公开(公告)号：KR101210273B1
公开(公告)日：2012-12-10
申请号：KR1020080129164
申请日：2008-12-18
Applicant: 한국전자통신연구원
IPC: H04L12/28
CPC classification number: G06F15/16
Abstract: 본발명은온칩네트워크토폴로지합성방법에관한것으로, 온칩네트워크의 IP 모듈들을최하위자식노드로가지는이진트리를최하위노드에서최상위노드방향으로순차적으로탐색하고, 탐색대상노드가자식노드들을가지는지확인하는단계; 상기자식노드들이없으면상기탐색대상노드의최소해를직접구하고, 상기자식노드들이있으면상기자식노드들의최소해들을이용하여상기탐색대상노드의최소해를구하는단계; 및상기탐색대상노드가중간노드이면상기이진트리의탐색을계속진행하고, 상기탐색대상노드가루트노드이면상기최소해에따라상기이진트리의노드를병합하여상기이진트리를최적화시키는단계를포함하여구성되며, 이에의하여주어진비용함수에대한최적의해를짧은시간에구할수 있으며, 이를활용하여최소의칩 면적으로최대의성능을갖는각 설계에특화된온칩네트워크토폴로지를구현할수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020120071246A
公开(公告)日：2012-07-02
申请号：KR1020100132912
申请日：2010-12-22
Applicant: 한국전자통신연구원
IPC: H03K17/06 , H03K19/173
CPC classification number: H03K19/17748 , H03K19/0008
Abstract: PURPOSE: A switch apparatus for FPGA(Field Programmable Gate Array) is provided to instantaneously increase a gate voltage over a VDD(Voltage of Drain and Drain) by utilizing a capacitor component between a gate and the drain/source of an NMOS transistor. CONSTITUTION: A basic cell of a FPGA(Field Programmable Gate Array) includes a pass transistor. The pass transistor comes under a switch device for transferring a switched signal to a CMOS(Complementary Metal Oxide Semiconductor) logic cell(20) by switching an input signal according to the value of configuration memory(10). The switch device includes an NMOS(N-channel metal oxide semiconductor) transistor(40) turned on and off according to the value of the configuration memory. The switch device includes a voltage maintenance part(50) delaying the voltage drop of a gate between the gate of the NMOS transistor and an output terminal of the configuration memory.
Abstract translation: 目的：提供一种用于FPGA（现场可编程门阵列）的开关装置，通过利用NMOS晶体管的栅极和漏极/源极之间的电容器组件瞬时增加VDD（漏极和漏极的电压）上的栅极电压。 构成：FPGA（现场可编程门阵列）的基本单元包括一个传输晶体管。 传输晶体管位于用于通过根据配置存储器（10）的值切换输入信号将切换信号传送到CMOS（互补金属氧化物半导体）逻辑单元（20）的开关装置。 开关器件包括根据配置存储器的值导通和截止的NMOS（N沟道金属氧化物半导体）晶体管（40）。 开关装置包括电压维持部件（50），延迟NMOS晶体管的栅极和配置存储器的输出端之间的栅极的电压降。
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公开(公告)号：KR1020100070568A
公开(公告)日：2010-06-28
申请号：KR1020080129164
申请日：2008-12-18
Applicant: 한국전자통신연구원
IPC: H04L12/28
CPC classification number: G06F15/16
Abstract: PURPOSE: An on-chip network topology synthetic method is provided to minimize communication energy consumption of an SoC(System on Chip). CONSTITUTION: If a search object node is a root load, a search of a binary tree is stopped. According to a minimum solution of the search object node, a node of the binary tree is merged(S3). An additional path for shortening communication time between nodes is inserted into the binary tree. The binary tree is optimized(S4). Hardware which the optimized binary tree is applied to an on-chip network topology is generated.
Abstract translation: 目的：提供一种片上网络拓扑合成方法，以最小化SoC（片上系统）的通信能量消耗。 构成：如果搜索对象节点是根负载，则停止对二叉树的搜索。 根据搜索对象节点的最小解，二叉树的节点被合并（S3）。 用于缩短节点之间的通信时间的附加路径被插入到二叉树中。 二叉树被优化（S4）。 生成优化的二叉树应用于片上网络拓扑的硬件。
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公开(公告)号：KR1020100062792A
公开(公告)日：2010-06-10
申请号：KR1020090021523
申请日：2009-03-13
Applicant: 한국전자통신연구원
IPC: H04N19/90
CPC classification number: H04N19/395
Abstract: PURPOSE: A dispersion screen coding apparatus is provided, which can reduce the delay time due to the feedback calculation by reducing the loss between encoder and decoder. CONSTITUTION: A splitter(210) divides the video signal into the intra frame and Wiener-Ziv frame. An intra encoder(230) encodes the split intra frame. A Wiener-Ziv encoder(220) encodes the split Wiener-Ziv frame, and the Wiener-Ziv encoder outputs the parity bit for detecting the error of decoding of the Wiener-Ziv frame. A BER(Bit Error Rate) estimator(240) presumes the rate of the bit error of the Wiener-Ziv frame.
Abstract translation: 目的：提供一种色散屏幕编码装置，通过减少编码器和解码器之间的损耗，可以减少由于反馈计算引起的延迟时间。 构成：分离器（210）将视频信号划分为帧内和Wiener-Ziv帧。 帧内编码器（230）对分割的帧内帧进行编码。 Wiener-Ziv编码器（220）对分割的Wiener-Ziv帧进行编码，Wiener-Ziv编码器输出用于检测Wiener-Ziv帧的解码错误的奇偶校验位。 BER（误码率）估计器（240）假设Wiener-Ziv帧的比特误差率。
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公开(公告)号：KR100914317B1
公开(公告)日：2009-08-27
申请号：KR1020070083455
申请日：2007-08-20
Applicant: 한국전자통신연구원
Abstract: 본 발명은 오디오 신호를 이용한 장면 경계 검출 방법에 관한 것으로, 오디오 신호의 변화부(변화 지점)를 검출하여 상기 검출된 오디오 신호의 변화부를 경계로 오디오 신호를 분할하고, 상기 분할된 오디오 신호의 세그먼트를 유음부와 무음부로 분류하며, 상기 분류된 무음부와 비디오 신호의 화면 경계가 겹치는 시각을 검출함으로써, 보다 정밀하게 장면 경계를 검출할 수 있는, 오디오 신호를 이용한 장면 경계 검출 방법을 제공하고자 한다.
이를 위하여, 본 발명은 장면 경계 검출 방법에 있어서, 오디오 신호의 부호화에 따른 부대역(sub-band) 중에서 최하위 부대역의 에너지를 산출하여 에너지 벡터로 표현하는 에너지 벡터 산출 단계; 상기 산출된 에너지 벡터를 이용하여 오디오 신호의 변화부를 검출하는 오디오 신호 변화부 검출 단계; 상기 검출된 오디오 신호의 변화부의 경계에 따라 오디오 신호를 세그먼트로 분할하여 상기 분할된 세그먼트를 유음부 또는 무음부로 분류하는 오디오 신호 분류 단계; 및 상기 분류된 인접 세그먼트 간에 상이한 클래스를 가지는 경계 부분에서 장면 경계를 검출하는 장면 경계 검출 단계를 포함한다.
MPEG, 장면 경계 검출, 오디오 신호의 변화부 검출, 오디오 신호 분할, 유음부, 무음부-
公开(公告)号：KR100912114B1
公开(公告)日：2009-08-13
申请号：KR1020070114425
申请日：2007-11-09
Applicant: 한국전자통신연구원
Abstract: 본 발명은 두 개의 XY 메모리를 사용하는 디지털 신호처리 프로세서(DSP)에서 간섭 그래프를 이용해 피연산자를 메모리에 효과적으로 할당하여 연산기에서 메모리 액세스에 따른 오버헤드의 감소시켜 처리 속도를 향상시키기 위한 메모리 운용 방법에 관한 것으로, 적어도 두 개의 메모리에 피연산자 변수들이 저장되어 연산을 수행하는 디지털 신호처리 프로세서에서의 메모리 운용 방법에 있어서, (a) 연산 명령을 해석하여 피연산자 변수들간의 연산 관계에 따른 간섭 그래프를 생성하는 단계; 및 (b) 상기 생성된 간섭 그래프로부터 획득된 각 집합에 속하는 피연산자 변수들이 동일 메모리에 할당되도록 제어하는 단계를 포함한다.
디지털, 신호, 처리, 프로세서, DSP, 메모리, 운용, 할당, 변수
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