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公开(公告)号：KR1020170112775A
公开(公告)日：2017-10-12
申请号：KR1020160040350
申请日：2016-04-01
Applicant: 한국전자통신연구원
Inventor： 배영환
IPC: H04L12/947 , H04L12/933 , H04L12/851 , H04L12/44
CPC classification number: H04L49/109 , H04L12/44 , H04L49/101
Abstract: 패킷스위칭네트워크모드에서의동작을기본으로하는온칩네트워크장치가개시된다. 그러한온칩네트워크장치는특정한경로의요구에의해배타적인통신경로를설정하고써깃스위칭네트워크모드로네트워킹을수행할수 있다. 써킷스위칭네트워크모드에서의통신이종료되면다시원래의패킷스위칭네트워크모드로네트워크모드는전환된다.
Abstract translation: 公开了基于分组交换网络模式中的操作的片上网络设备。 这样的片上网络设备可以通过特定路径的请求建立专用通信路径并以希瑟交换网络模式进行联网。 当电路交换网络模式中的通信终止时，网络模式切换回原始分组交换网络模式。
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公开(公告)号：KR1020110068086A
公开(公告)日：2011-06-22
申请号：KR1020090124921
申请日：2009-12-15
Applicant: 한국전자통신연구원
CPC classification number: G06F17/5054
Abstract: PURPOSE: A method of FPGA technology mapping based on LUT for minimization of delay time is provided to improve the performance of the entire system by producing a cost function in which design area and time-delay are considered and a division cost function in which a dynamic programming method is applied. CONSTITUTION: A combinational logic circuit for the look-up table mapping(LUT mapping) is extracted from the input order circuit(S100). The arrival time of the input signal for the gate input and output of the combination logic circuit is calculated(S200). The combination logic circuit is converted to a DAG graph type(S300). A tree is divided based on the nodes which have two or more fan-out in the DAG graph(S400). The LUT circuit of the combination logic circuit is created by mapping the trees divided into dynamic program schemes(S500). A LUT net list is created by assigning the state memory elements to each of the flipflop of the LUT circuit(S600).
Abstract translation: 目的：提供一种基于LUT的FPGA技术映射方法，以最小化延迟时间，通过产生考虑设计区域和时间延迟的成本函数以及分割成本函数来提高整个系统的性能，其中动态 编程方法。 构成：从输入顺序电路提取用于查找表映射（LUT映射）的组合逻辑电路（S100）。 计算组合逻辑电路的栅极输入和输出的输入信号的到达时间（S200）。 组合逻辑电路转换为DAG图形类型（S300）。 基于在DAG图中具有两个或更多扇出的节点（S400），分割树。 组合逻辑电路的LUT电路是通过映射划分为动态程序方案的树（S500）来创建的。 通过将状态存储器元件分配给LUT电路的每个触发器来创建LUT网络列表（S600）。
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公开(公告)号：KR100714096B1
公开(公告)日：2007-05-02
申请号：KR1020050029718
申请日：2005-04-09
Applicant: 한국전자통신연구원
IPC: G06F13/14 , H04N21/234
Abstract: 온-칩 네트워크를 구비한 동영상 인코딩 장치 및 그 설계 방법이 개시된다. 본 발명에 따른 동영상 인코딩 장치는 마스터 모듈과 슬레이브 모듈 사이의 복수 채널을 제공하는 크로스바 스위치, 마스터 모듈과 크로스바 스위치를 연결하는 마스터 네트워크 인터페이스 및 슬레이브 모듈과 크로스바 스위치를 연결하는 슬레이브 네트워크 인터페이스를 포함한다. 본 발명에 의하면, 클러스터 분리에 의해 병렬 처리의 수를 증가시켜 데이터 대역폭을 향상시키고 시스템 전체의 성능을 향상시킬 수 있다.
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公开(公告)号：KR100395160B1
公开(公告)日：2003-08-19
申请号：KR1020010072483
申请日：2001-11-20
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: PURPOSE: A 2-level logic synthesis method is provided to generate a 2-level AND/XOR circuit having the smallest area and the shortest retardation time from an expression equation of a given logical circuit. CONSTITUTION: A given logical function is expressed by a map of a true/false table(S81). The largest cube is selected from the cubes still not tried by inputting the map(S82). After calculating the gain of the selected cube, if the gain is more than zero, the cube is accepted(S85). If not, the selected cube is canceled(S84) and a new cube is selected. If the selected cube is accepted, a new logical function is obtained(S86). If the on-set number of the new logical function is zero, the process is terminated, and if not, the processes from S20 to S70 are repeated(S87).
Abstract translation: 目的：提供2级逻辑合成方法，根据给定逻辑电路的表达式生成具有最小面积和最短延迟时间的2级AND / XOR电路。 构成：给定的逻辑函数由真/假表格的图表表示（S81）。 从尚未通过输入映射尝试的立方体中选择最大立方体（S82）。 在计算所选立方体的增益之后，如果增益大于零，则立方体被接受（S85）。 如果不是，则取消所选立方体（S84）并选择新立方体。 如果所选立方体被接受，则获得新的逻辑功能（S86）。 如果新逻辑功能的开始号码为零，则处理终止，否则，重复S20至S70的处理（S87）。
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公开(公告)号：KR1020030042070A
公开(公告)日：2003-05-28
申请号：KR1020010072483
申请日：2001-11-20
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: PURPOSE: A 2-level logic synthesis method is provided to generate a 2-level AND/XOR circuit having the smallest area and the shortest retardation time from an expression equation of a given logical circuit. CONSTITUTION: A given logical function is expressed by a map of a true/false table(S81). The largest cube is selected from the cubes still not tried by inputting the map(S82). After calculating the gain of the selected cube, if the gain is more than zero, the cube is accepted(S85). If not, the selected cube is canceled(S84) and a new cube is selected. If the selected cube is accepted, a new logical function is obtained(S86). If the on-set number of the new logical function is zero, the process is terminated, and if not, the processes from S20 to S70 are repeated(S87).
Abstract translation: 目的：提供2级逻辑合成方法，以从给定逻辑电路的表达式生成具有最小面积和最短延迟时间的2电平AND / XOR电路。 构成：给定的逻辑函数由真/假表的映射表示（S81）。 从立方体中选择最大的立方体仍然没有通过输入地图尝试（S82）。 在计算所选立方体的增益后，如果增益大于零，则立方体被接受（S85）。 如果没有，则取消选定的多维数据集（S84），并选择新的多维数据集。 如果所选立方体被接受，则获得新的逻辑函数（S86）。 如果新的逻辑功能的设定数为零，则处理结束，否则，重复从S20到S70的处理（S87）。
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Patent Agency Ranking
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公开(公告)号：KR1020140142863A
公开(公告)日：2014-12-15
申请号：KR1020130064526
申请日：2013-06-05
Applicant: 한국전자통신연구원
Inventor： 배영환
CPC classification number: G06T3/40 , G06F3/048 , G06T11/60 , G09G5/14 , G09G2354/00 , G06F3/0481 , G06F3/0484 , G06F3/14 , G06F9/451
Abstract: 본 발명은 그래픽 편집기 제공 장치 및 그 방법에 관한 것이다. 그래픽 편집기 제공 방법은 데이터 구조 내의 도형을 화면으로 출력하는 작업에 적용되는 좌표계를 실세계 좌표계로 설정하는 단계, 실세계 좌표계로 저장되어 있는 데이터 구조 내의 도형을 윈도우 좌표계로 변환하는 단계, 실세계 좌표계 상에서의 하나의 뷰 영역과 하나의 뷰 영역을 화면에 출력하게 되는 물리적 윈도우를 묶어서 하나의 가상 그림판 윈도우를 정의하는 단계, 가상 그림판 윈도우를 윈도우 좌표계를 이용하여 화면상의 윈도우 좌표 변환을 수행하고, 출력 작업을 위한 그래픽 특성을 지정하는 단계; 가상 그림판 윈도우 상에 그래픽 도형을 그리기 위하여 정의된 도형들의 데이터 구조에 해당하는 그래픽 객체를 설정하는 단계 및 사용자로부터 전달받은 입력 데이터에 대응하는 이벤트를 그래픽 특성과 그래픽 객체를 이용하여 처리하도록 그래픽 편집기를 제공하는 단계를 포함한다.
Abstract translation: 图形编辑器提供装置及其方法技术领域本发明涉及图形编辑器提供装置及其方法。 图形编辑器提供方法包括：设置应用于将数据结构中的图形输出到屏幕的坐标系作为实际坐标系的步骤，转换存储在所述数据结构中的数据结构中的图形的步骤 将现实世界坐标系转换为窗口坐标系，通过将真实世界坐标系上的一个视图区域与输出视图区域的物理窗口结合到屏幕来定义一个虚拟绘画板窗口的步骤;执行窗口坐标的步骤 通过使用窗口坐标系将画面转换到虚拟绘画板窗口，并指定输出工作的图形特征;设置与虚拟绘画板上绘制图形所定义的图形的数据结构对应的图形对象的步骤 窗口，以及提供图形编辑器以通过使用图形特征a来处理与从用户传递的输入数据相对应的事件的步骤 d图形对象。
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公开(公告)号：KR1020130066267A
公开(公告)日：2013-06-20
申请号：KR1020110133021
申请日：2011-12-12
Applicant: 한국전자통신연구원
IPC: H03K17/693 , H03K19/173
CPC classification number: H03K19/17744 , H03K19/1737 , H03K19/1776
Abstract: PURPOSE: A switch block circuit of a field programmable gate array is provided to efficiently reconfigure according to a purpose of use and to utilize configuration memories not used in a specific operation mode. CONSTITUTION: A switch block includes a configuration memory unit (M40-M47), a switching unit(401-408) and a selection unit(431-434). The configuration memory unit has first group memories and second group memories. The switching unit has first group switching transistors switched according to a stored value in the first group memories and second group switching transistors switched according to a stored value in the second group memories. The selection unit connects the second group memories and the second group switching transistors to correspond with each other according to an operation mode.
Abstract translation: 目的：提供现场可编程门阵列的开关块电路，以根据使用目的高效重新配置，并利用未在特定操作模式下使用的配置存储器。 构成：开关块包括配置存储单元（M40-M47），切换单元（401-408）和选择单元（431-434）。 配置存储器单元具有第一组存储器和第二组存储器。 开关单元具有根据第一组存储器中的存储值和根据第二组存储器中存储的值切换的第二组开关晶体管切换的第一组开关晶体管。 选择单元根据操作模式将第二组存储器和第二组开关晶体管相互对应。
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公开(公告)号：KR1020120091497A
公开(公告)日：2012-08-20
申请号：KR1020100134106
申请日：2010-12-23
Applicant: 한국전자통신연구원
Inventor： 배영환
IPC: G06F17/50 , H01L21/8244
CPC classification number: G06F17/5054 , G06F17/5077
Abstract: PURPOSE: A synthesizing method of a tile wiring structure of an FPGA is provided to design an FPGA tile in a logical level by automatically generating a wiring structure of an FPGA based on a connection relation of a wiring structure. CONSTITUTION: A wiring structure specification of an FPGA(Field Programmable Gate Array) is received. A tile wiring graph is composed based on the wiring structure specification(S20). The wiring structure specification is converted into a connection path on a tile wiring graph(S30). A bundle structure is generated by searching for the shortest path(S50). A tile wiring graph is synthesized from the bundle structure.
Abstract translation: 目的：提供FPGA的瓦片布线结构的合成方法，通过基于布线结构的连接关系自动生成FPGA的布线结构，在逻辑层面设计FPGA瓦片。 构成：接收FPGA（现场可编程门阵列）的接线结构规范。 基于布线结构规格构成瓷砖接线图（S20）。 布线结构规范被转换为瓦片接线图上的连接路径（S30）。 通过搜索最短路径生成束结构（S50）。 从束结构合成瓦片接线图。
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公开(公告)号：KR1020110070742A
公开(公告)日：2011-06-24
申请号：KR1020100057034
申请日：2010-06-16
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A configuration memory device in the FPGA(Field Programmable Gate Array) and a router system using the same are provided to improve the FPGA performance by making the data between elements rapidly transfer. CONSTITUTION: A selecting part(210) selects a first outer unit or a storage(230), and receives data. The register(220) stores the input data received from the selecting part. The storage stores the data received from the register. The IO(Input/Output) part(240) controls the data transceiving between the register and a second outer unit. The selecting part is implemented by using the MUX. A first switch part(260) controls the connection between the selecting part and the storage.
Abstract translation: 目的：提供FPGA（现场可编程门阵列）中的配置存储器件和使用其的路由器系统，通过使元件之间的数据快速传输来提高FPGA性能。 构成：选择部（210）选择第一外单元或存储（230），并接收数据。 寄存器（220）存储从选择部件接收到的输入数据。 存储器存储从寄存器接收到的数据。 IO（输入/输出）部分（240）控制寄存器和第二外部单元之间的数据收发。 选择部分通过使用MUX来实现。 第一开关部分（260）控制选择部分和存储器之间的连接。
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