公开(公告)号：KR100378592B1

公开(公告)日：2003-03-31

申请号：KR1020000044405

申请日：2000-07-31

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  이석호 ,  김경수 ,  조한진

IPC: H04L27/30

CPC classification number: H03H17/0621 ,  H03H17/0607

Abstract: A 108-tap 1:4 interpolation FIR filter device for digital mobile telecommunication having a single bit input that employs a look-up table minimum scheme and a pipeline structure in which the size of the entire look-up tables is significantly reduced by dividing four coefficient groups into three parts, respectively, and effectively using the symmetry of the 108-tap filter coefficient and the symmetry within the look-up table. The FIR filter includes an input shift register and selector for processing a single bit input of four channels, an address generator for producing addresses of the look-up table, look-up table group 0~3 for producing filter outputs group by group via the look-up table and the calculator using the address as an input, a pipeline register I for delaying the filter outputs for coefficient group which are outputted in parallel, a group selector for converting the delayed outputs in serial channel by channel, and a pipeline register II for matching the time of filter output channel by channel.

Abstract translation: 用于数字移动通信的具有单比特输入的108抽头1：4内插FIR滤波器装置采用查表最小方案和流水线结构，其中整个查询表的大小通过将四分之一 系数分为三部分，并有效地利用108抽头滤波器系数的对称性和查找表内的对称性。 FIR滤波器包括用于处理四个通道的单个位输入的输入移位寄存器和选择器，用于产生查找表的地址的地址生成器，用于通过组合生成滤波器输出的查找表组0〜3 查找表和计算器，它使用地址作为输入;流水线寄存器I，用于延迟并行输出的系数组的滤波器输出;组选择器，用于通过通道在串行通道中转换延迟的输出;以及流水线寄存器 II用于按通道匹配滤波器输出通道的时间。

公开(公告)号：KR100248396B1

公开(公告)日：2000-03-15

申请号：KR1019970054788

申请日：1997-10-24

Applicant: 한국전자통신연구원

Inventor： 한기천 ,  연광일 ,  김경수 ,  임인기 ,  변경진

IPC: H04L9/06

CPC classification number: H03M13/2771 ,  H03M13/23

Abstract: 본 발명은 병렬 길쌈 부호화기를 사용한 채널 부호기 설계방법에 관한 것으로서, 프레임 데이터를 보관하는 램(RAM)을 사용하지 않고 프레임 입력 데이터 레지스터에 데이터가 입력됨과 동시에 병렬 길쌈 부호화기를 사용하여 인코딩하고, 인터리버 RAM 2개를 교대로 사용하여 인터리빙을 처리하는 새로운 채널 부호기 설계방법을 제공함으로써, 제한 요소로 작용되었던 인코더 입력 버퍼 램(ERAM)을 판독(Read)하면서 길쌈 부호화를 수행하고 있는 동안에는 마이크로 컨트롤러가 프레임 입력 데이터 레지스터에 입력 데이터를 저장할 수 없는 제한을 해결할 수 있음에 따라 데이터 요청 인터럽트의 위치를 옵셋을 주어 조정하여야 하는 추가적인 제어가 불필요하고, 마이크로 컨트롤러가 마진을 가지고 충분한 시간에 프레임 입력 데이터 레지스터의 엑세스� � 가능하며, ERAM 기록 어드레스 제어 회로와 Read 어드레스 제어 회로가 더 이상 필요치 않게 되었으며, 타이밍 제어가 간단하여 제어 로직 설계가 쉬운 효과를 가진다.

公开(公告)号：KR100248395B1

公开(公告)日：2000-03-15

申请号：KR1019970054545

申请日：1997-10-23

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  연광일 ,  이성봉 ,  김경수

IPC: H04L9/06

CPC classification number: H03M13/235 ,  H03M13/27

Abstract: 본 발명은 디지털 통신의 성능을 향상시키기 위해 길쌈 부호화 및 인터리빙 기법을 사용하는 채널 부호기의 설계방법에 관한 것으로서, 메모리 사용량이 큰 인터리버 RAM을 사용하지 않고 프레임 입력 데이터 버퍼링용 RAM 2개를 교대로 사용하여 길쌈 부호화 및 인터리빙을 한 번에 처리하는 채널 부호기를 설계하여, 프레임 입력 데이터 패킷 교환 시 프로토콜의 간편성 및 마진 확보, 채널 부호기의 하드웨어 사용량을 감소시켜 디지털 변조기 설계에 유용한 구조를 제공함으로써, 채널 부호기의 하드웨어 사용량 감소 및 마이크로 컨트롤러와 프레임 데이터 패킷 교환시 프로토콜의 간편성 및 마진 확보를 얻을 수 있는 효과가 있다.

公开(公告)号：KR100223026B1

公开(公告)日：1999-10-01

申请号：KR1019960046457

申请日：1996-10-17

Applicant: 한국전자통신연구원

Inventor： 어익수 ,  연광일 ,  임인기

IPC: H03K19/003

CPC classification number: H04L7/02 ,  G06F5/06 ,  H04L7/0008

Abstract: 본 발명은 마이크로 콘트롤러 및 디지탈 신호처리 블록을 같이 사용하는 경우 두 블록 사이에 서로 다른 클럭을 사용함으로서, 한 블록에서 다른 블록으로 신호를 보낼 때, 클럭의 동기가 일치하지 않는 문제점이 발생하게 된다. 또한, 입력신호의 변화 도중에 기준클럭이 활성화 되는 경우 불완전한 구간이 발생하게 된다.
따라서, 본 발명에서는 상기한 문제점을 해결하기 위해 비동기 입력 데이터와 기준 클럭을 낸드(NAND) 게이트로 구성된 래치회로(RS)를 사용하여 동기화 시키도록 함으로서, 불완전한 구간이 발생하는 문제점을 해결할 수 있는 동기화 회로에 관한 것이다.

公开(公告)号：KR100194578B1

公开(公告)日：1999-06-15

申请号：KR1019960061528

申请日：1996-12-04

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  연광일 ,  박경룡 ,  어익수 ,  차진종 ,  김경수

IPC: H03K23/00

Abstract: 본 발명은 디지털 회로로 구성된 2.5 분주장치에 관한 것이다. 그 목적은 카운터 및 간단한 디지털 논리소자를 사용하여 2.5 분주장치를 집적회로 내에 구현하는 데에 있다. 그 구성은 클럭을 입력받아 카운팅을 수행하는 카운팅 수단과, 파워-온 리셋을 입력받고 나서 클럭에 동기시켜 카운팅 수단을 리셋하는 리셋수단과, 카운팅 수단의 출력을 사용하여 원하는 클럭 라이징인 제1클럭을 생성하는 제1클럭생성 수단과, 제1클럭을 입력클럭의 1/4 주기만큼 지연시켜 제2클럭을 생성하는 제2클럭생성 수단 및 제1클럭과 제2클럭을 입력받아 2.5 분주된 클럭을 출력하는 출력수단으로 되어 있다.

公开(公告)号：KR1019980027623A

公开(公告)日：1998-07-15

申请号：KR1019960046457

申请日：1996-10-17

Applicant: 한국전자통신연구원

Inventor： 어익수 ,  연광일 ,  임인기

IPC: H03K19/003

Abstract: 본 발명은 마이크로 콘트롤러 및 디지틀 신호처리 블럭을 같이 사용하는 경우 두 블럭 사이에 서로 다른 클럭을 사용함으로서, 한 블럭에서 다른 블럭으로 신호를 보낼 때 클럭의 동기가 일치하지 않는 문제점이 발생하게 된다. 또한, 입력신호의 변화 도중에 기준클럭이 활성화 되는 경우 불완전한 구간이 발생하게 된다. 따라서, 본 발명에서는 상기한 문제점을 해결하기 위해 비동기 입력 데이타와 기준클럭을 낸드(NAND)게이트로 구성된 래치회로(RS)를 사용하여 동기화 시키도록 함으로서, 불완전한 구간이 발생하는 문제점을 해결할 수 있는 동기화 회로에 관한 것이다.

公开(公告)号：KR100138875B1

公开(公告)日：1998-06-15

申请号：KR1019940036349

申请日：1994-12-23

Applicant: 한국전자통신연구원

Inventor： 전인산 ,  어익수 ,  임인기 ,  연광일 ,  김재석

IPC: H03M13/00

CPC classification number: H03M13/3961 ,  H03M13/4107 ,  H04L1/0054

Abstract: 비터비 복호기의 가지 메트릭 모듈에 입력되는 4비트 연성판정된 수신 부호어는 양끝 +7(0111)과 -7(1001)부근의 값은 오류가 포함될 확률이 적고, 중앙 +(0001), 0(0000), -1(1111)부근에 있는 값은 오류가 포함될 확률이 상대적으로 큰 특징을 갖는다.
본 발명에서는 가지 메트릭의 이러한 특징을 고려하여 오류가 많이 발생할 확률이 큰 중앙부분의 변화가 가지 메트릭에 영향을 주는 효과를 줄이고, 오류가 발생할 확률이 작은 양 끝부분의 변화가 가지 메트릭에 주는 효과도 줄이고, 그 사이 +4(0100)와 -4(0100)근처의 변화를 가지메트릭에 충실히 반영하는 것이다.
이렇게 하면 가지 메트릭 값이 갖는 오류의 확률이 낮아져서 비터비 복호기의 성능을 향상시킬 수 있다.
또한, 최대값 근처의 가지 메트릭 값은 더욱더 큰 값을 갖도록 하고 최소값 부근의 값을 갖는 가지 메트릭 값은 더욱 세분된 값을 갖도록 하고 중간의 애매한 부분에서는 가지 메트릭 값의 변화를 작게하고 그 나머지 부분에서는 가지 메트릭의 변화를 충실히 반영하여 비터비 복호기의 성능을 향상시킬 수 있다.

公开(公告)号：KR1019970049456A

公开(公告)日：1997-07-29

申请号：KR1019950048738

申请日：1995-12-12

Applicant: 한국전자통신연구원

Inventor： 연광일 ,  어익수 ,  임인기 ,  김재석 ,  김경수

IPC: G06F7/52

Abstract: 본 발명은 기존 직렬처리 방식의 곱셈연산에서 순차적으로 덧셈연산을 수행하고 쉬프트를 하던 종래방식에서 동시에 덧셈연산과 쉬프트연산을 수행함으로서 직렬처리 방식의 곱셈연산 수행시간을 줄일 수 있는 구조를 제안한다.

公开(公告)号：KR1019940015834A

公开(公告)日：1994-07-21

申请号：KR1019920025399

申请日：1992-12-24

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김종재 ,  임인기 ,  주유상 ,  연광일 ,  곽명신

IPC: G06F12/02

Abstract: 본 발명은 순환번지 지정방식에 관한 것으로, 미리 순환블록의 크기를 레지스터와 카운터에 입력하고 번지레지스터(10)중 선택된 레지스터의 값을 버퍼에 입력시켜놓은 다음 반복수행시마다 카운터를 감소시켜 번지레지스터값이 순환메모리 블록의 최상위 번지나 최하위 번지에 도달했을 때는 카운터가 0이 되는 것을 이용하여 버퍼의 값을 번지 레지스터에 다시 입력시켜 원래의 값으로 돌아가고 카운터에 다시 순환블록의 크기 레지스터의 값을 입력시켜 다시 순환번지지정을 수행할수 있게 하는 것이 특징이다.