公开(公告)号：US5429993A

公开(公告)日：1995-07-04

申请号：US216217

申请日：1994-03-21

Applicant: Bruce A. Beitman

Inventor： Bruce A. Beitman

IPC: G01P15/12 ,  B81B3/00 ,  G01P15/08 ,  H01L21/306 ,  H01L29/84 ,  H01L21/308

CPC classification number: B81C1/0015 ,  G01P15/0802 ,  B81B2201/0235 ,  B81B2203/0315 ,  B81C2201/0104 ,  B81C2201/0136 ,  B81C2201/019 ,  B81C2201/0191 ,  G01P2015/0828

Abstract: A semiconductor accelerometer is formed by attaching a semiconductor layer to a handle wafer by a thick oxide layer. Accelerometer geometry is patterned in the semiconductor layer, which is then used as a mask to etch out a cavity in the underlying thick oxide. The mask may include one or more apertures, so that a mass region will have corresponding apertures to the underlying oxide layer. The structure resulting from an oxide etch has the intended accelerometer geometry of a large volume mass region supported in cantilever fashion by a plurality of piezo-resistive arm regions to a surrounding, supporting portion of the semiconductor layer. Directly beneath this accelerometer geometry is a flex-accommodating cavity realized by the removal of the underlying oxide layer. The semiconductor layer remains attached to the handle wafer by means of the thick oxide layer that surrounds the accelerometer geometry, and which was adequately masked by the surrounding portion of the top semiconductor layer during the oxide etch step. In a second embodiment support arm regions are dimensioned separately from the mass region, using a plurality of buried oxide regions as semiconductor etch stops.

Abstract translation: 半导体加速度计是通过用厚的氧化物层将半导体层附着在手柄晶片上形成的。 加速度传感器几何形状在半导体层中图案化，然后将其用作掩模以蚀刻下面的厚氧化物中的空腔。 掩模可以包括一个或多个孔，使得质量区域将具有到下面的氧化物层的对应的孔。 由氧化物蚀刻产生的结构具有通过多个压阻臂区域以半悬臂方式支撑到半导体层的周围的支撑部分的大体积质量区域的预期加速度计几何形状。 直接在该加速度计几何形状之下的是通过去除下面的氧化物层而实现的柔性容纳腔。 半导体层通过围绕加速度计几何形状的厚氧化物层保持附着到处理晶片，并且在氧化物蚀刻步骤期间，半导体层被顶部半导体层的周围部分充分掩蔽。 在第二实施例中，使用多个掩埋氧化物区域作为半导体蚀刻停止件，将支撑臂区域与质量区域分开设计。

公开(公告)号：TWI484009B

公开(公告)日：2015-05-11

申请号：TW102116908

申请日：2013-05-13

Applicant: 卡博特微電子公司 ,  CABOT MICROELECTRONICS CORPORATION

Inventor： 帕拉尼薩米 奇納桑比 薩奧瓦拉 ,  PALANISAMY CHINNATHAMBI, SELVARAJ ,  席禮瓦丹 哈瑞許 ,  SIRIWARDANE, HARESH

IPC: C09G1/02 ,  C09K3/14 ,  H01L21/304

CPC classification number: C09K3/1463 ,  B81C2201/0104 ,  H01L21/30625 ,  H01L21/3212

公开(公告)号：WO2016073181A1

公开(公告)日：2016-05-12

申请号：PCT/US2015/056311

申请日：2015-10-20

Applicant: HEADWAY TECHNOLOGIES, INC.

Inventor： MOORE, Terry ,  NEASE, Brant

IPC: B24B37/013 ,  B24B49/12 ,  H01L21/66

CPC classification number: B24B37/013 ,  B24B49/12 ,  B81C99/0065 ,  B81C2201/0104 ,  H01L21/302 ,  H01L21/31053 ,  H01L21/3212 ,  H01L22/12 ,  H01L22/26

Abstract: An adaptive feedback control method is provided for a chemical mechanical polish process to minimize a dielectric layer clearing time difference between two annular regions on a substrate. An optical system with an optical window passes below the polishing pad and detects reflected light interference signals from at least two annular regions. A pre-clearing time difference is determined and is used to calculate an adjustment to one or both of a CMP head membrane pressure and a retaining ring pressure. The pressure adjustment is applied before the end of the polish cycle to avoid the need for a second polish cycle and to reduce a dishing difference and a resistance difference in a metal layer in the at least two annular regions. In some embodiments, a second pressure adjustment is performed before the end of the cycle and different CMP head membrane pressure adjustments are made in different pressure zones.

Abstract translation: 提供了一种用于化学机械抛光工艺的自适应反馈控制方法，以最小化介电层清除衬底上的两个环形区域之间的时间差。 具有光学窗口的光学系统通过抛光垫下方并且检测来自至少两个环形区域的反射光干涉信号。 确定预清除时间差，并用于计算对CMP头膜压力和保持环压力之一或两者的调节。 在抛光循环结束之前施加压力调节，以避免需要第二抛光循环并且减少至少两个环形区域中的金属层中的凹陷差和电阻差。 在一些实施例中，在循环结束之前执行第二压力调节，并且在不同的压力区域中进行不同的CMP头部膜压力调节。

公开(公告)号：WO2011109231A3

公开(公告)日：2011-12-29

申请号：PCT/US2011026167

申请日：2011-02-25

Applicant: CAVENDISH KINETICS INC ,  LACEY JOSEPH DAMIAN GORDON ,  MAGUIRE THOMAS L ,  JOSHI VIKRAM ,  YOST DENNIS J

Inventor： LACEY JOSEPH DAMIAN GORDON ,  MAGUIRE THOMAS L ,  JOSHI VIKRAM ,  YOST DENNIS J

IPC: B81C1/00

CPC classification number: B81C1/00095 ,  B81B2203/04 ,  B81B2207/07 ,  B81C1/00611 ,  B81C2201/0104

Abstract: The present invention generally relates to the formation of a micro-electromechanical system (MEMS) cantilever switch in a complementary metal oxide semiconductor (CMOS) back end of the line (BEOL) process. The cantilever switch is formed in electrical communication with a lower electrode in the structure. The lower electrode may be either blanket deposited and patterned or simply deposited in vias or trenches of the underlying structure. The excess material used for the lower electrode is then planarized by chemical mechanical polishing or planarization (CMP). The cantilever switch is then formed over the planarized lower electrode.

Abstract translation: 本发明总体上涉及在互补金属氧化物半导体（CMOS）线后端（BEOL）工艺中形成微机电系统（MEMS）悬臂开关。 悬臂开关形成为与该结构中的下电极电连通。 下电极可以被毯式沉积并被图案化或者简单地沉积在下面的结构的通孔或沟槽中。 然后通过化学机械抛光或平坦化（CMP）将用于下电极的多余材料平坦化。 然后在平面化的下电极上形成悬臂开关。

公开(公告)号：WO2011118787A1

公开(公告)日：2011-09-29

申请号：PCT/JP2011/057402

申请日：2011-03-25

Applicant: パナソニック電工株式会社 ,  友井田 亮 ,  中谷 友洋 ,  田浦 巧 ,  奥村 真

Inventor： 友井田　亮 ,  中谷　友洋 ,  田浦　巧 ,  奥村　真

IPC: H01L29/84 ,  G01P15/08 ,  G01P15/125 ,  H01L23/14 ,  H01L23/15

CPC classification number: H01L23/15 ,  B81C1/00507 ,  B81C2201/0104 ,  B81C2201/0125 ,  G01P15/0802 ,  G01P15/125 ,  G01P2015/0831 ,  G01P2015/088 ,  H01L21/4803 ,  H01L23/5389 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/49171 ,  H01L2924/1461 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 　迅速にガラスを埋め込み、且つ、ボイドを抑制する。　シリコン基板本体５１の主面に凹部５２を形成する。シリコン基板本体５１の主面にガラス基板５４の第１の主面を重ね合わせる。ガラス基板５４に熱を加えて軟化させて、ガラス基板５４の一部をシリコン基板本体５１の凹部５２に埋め込む。ガラス基板５４を冷却する。ガラス基板５４のうち、シリコン基板本体５１の凹部５２に埋め込まれた部分を残し、他の部分を除去する。ガラス基板５４の一部をシリコン基板本体５１の凹部５２に埋め込む時に、凹部５２の内部と外部の間を貫通する貫通孔５３が形成されている。

Abstract translation: 所公开的玻璃嵌入式硅衬底的制造方法能够快速地嵌入玻璃并抑制空隙。 凹部（52）形成在硅基板主体（51）的主面上。 玻璃基板（54）的第一主表面重叠在硅基板主体（51）的主表面上。 玻璃基板（54）通过加热而软化，玻璃基板（54）的一部分埋设在硅基板主体（51）的凹部（52）中。 玻璃基板（54）被冷却。 嵌入硅基板主体（51）的凹部（52）中的玻璃基板（54）的一部分留下，另一部分被除去。 当玻璃基板（54）的一部分嵌入在硅基板主体（51）的凹部（52）中时，形成连接凹部的内部部分和外部部分的通孔（53） 52）。

公开(公告)号：WO2010100861A1

公开(公告)日：2010-09-10

申请号：PCT/JP2010/001200

申请日：2010-02-23

Applicant: 株式会社日立メディコ ,  町田俊太郎 ,  小林孝

Inventor： 町田俊太郎 ,  小林孝

IPC: H04R19/00 ,  H01L29/84 ,  H04R31/00

CPC classification number: B06B1/0292 ,  B81C1/00158 ,  B81C1/00182 ,  B81C1/00214 ,  B81C1/00476 ,  B81C1/00531 ,  B81C1/00611 ,  B81C2201/0104 ,  B81C2201/0107 ,  B81C2201/0109 ,  C09K13/00 ,  C23F4/00 ,  H01L21/30604 ,  H01L29/84 ,  Y10T29/49156

Abstract: 　容量検出型超音波トランスデューサ（ＣＭＵＴ）において、超音波トランスデューサの下部電極への電気接続を、下部電極の下面から行っても、空洞部の変形や、空洞部を囲む絶縁膜厚さの不均一性や、さらには、メンブレンの表面形状の平坦性の劣化も抑制できる技術を提供する。下部電極３０６と、下部電極の下面から下部電極へ接続する電気接続部３０４と、下部電極を覆うように形成された第１絶縁膜と、第１絶縁膜上に、上面から見て、下部電極と重なるように形成された空洞部３０８と、空洞部３０８を覆うように形成された第２絶縁膜と、第２絶縁膜上に、上面から見て、空洞部３０８と重なるように形成された上部電極３１０とを備えた超音波トランスデューサにおいて、下部電極３０６への電気接続部３０４が空洞部３０８と、上面から見て、重ならない配置とする。

Abstract translation: 公开了一种电容微加工超声波换能器（CMUT）的技术，其抑制空腔中的变形，包围空腔的绝缘膜的厚度不均匀，以及膜的表面轮廓的平坦度的劣化，即使当 超声波换能器的底部电极从底部电极的底部电连接。 所述超声波换能器设置有：底部电极（306）; 电连接部（304），其从所述底部电极的底部连接到所述底部电极; 形成为覆盖底部电极的第一绝缘膜; 形成在第一绝缘膜上以便从上方观察时与底部电极重叠的空腔（308）; 形成为覆盖空腔（308）的第二绝缘膜; 以及当从上方观察时，形成在第二绝缘膜上以与空腔（308）重叠的顶部电极（310）。 当从上方观察时，到底部电极（306）的电连接部分（304）被定位成不与空腔（308）重叠。

公开(公告)号：WO2009081763A1

公开(公告)日：2009-07-02

申请号：PCT/JP2008/072636

申请日：2008-12-12

Applicant: 株式会社フジクラ ,  山本 敏 ,  橋本 廣和

Inventor： 山本 敏 ,  橋本 廣和

IPC: H01L23/02 ,  H01L27/14 ,  H01L29/84 ,  B81C3/00

CPC classification number: B81C1/00317 ,  B81C2201/0104 ,  B81C2201/0108 ,  B81C2201/0125 ,  B81C2203/0118 ,  B81C2203/0145 ,  H01L27/14618 ,  H01L27/14627 ,  H01L27/14683 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　本発明に係る半導体装置の製造方法は、光透過性を有する第一基板と、一面に機能素子を備えた第二基板とを、前記機能素子が前記第一基板と対向するように貼り合わせる、貼り合わせ工程と；前記第一基板及び前記第二基板の少なくとも一方を薄板化する、薄板化工程と；前記第一基板と前記第二基板の貼り合せ部の少なくとも一部に、キャビティ及びこのキャビティに連通する貫通孔を形成する、貫通孔形成工程と；を備える。本発明によると、キャビティの有無による研削後の凹凸やクラックの発生を回避して、基板をより均一に薄板化することが可能である。また、デバイス及びそれらが搭載される電子機器の小型化に貢献できる半導体装置を、より簡便な工程で製造可能である。

Abstract translation: 一种制造半导体器件的方法具有：将具有透光特性的第一基板和具有功能元件的第二基板彼此接合的接合步骤，使得所述功能元件面向所述第一基板; 至少使所述第一基板或所述第二基板变薄的基板变薄步骤; 以及通孔形成步骤，在所述第一基板和所述第二基板之间的至少一部分接合部分上形成连接到所述空腔的空腔和通孔。 通过消除抛光后由于存在空腔而引起的不均匀性和裂缝的产生，可以使基板均匀地减小厚度。 可以通过更简单的步骤来制造可以有助于装置的尺寸减小的半导体装置和其中装置将要安装的电子装置的尺寸减小。

公开(公告)号：WO2006128953A2

公开(公告)日：2006-12-07

申请号：PCT/FI2006/000168

申请日：2006-05-30

Applicant: OKMETIC OYJ ,  LEMPINEN, Vesa-Pekka ,  MÄKINEN, Jari ,  TILLI, Markku

Inventor： LEMPINEN, Vesa-Pekka ,  MÄKINEN, Jari ,  TILLI, Markku

IPC: B81C1/00

CPC classification number: B81C1/00626 ,  B81B2203/0127 ,  B81C2201/0104 ,  Y10T428/24479

Abstract: A method for thinning a wafer layer to a predetermined thickness comprises two phases of thinning. A first thinning phase and a second thinning phase, wherein the first thinning phase is a preparatory thinning phase and the second thinning phase is a final thinning phase, so performed that the structure comprising silicon meets as thinned the final thickness as predetermined. Such thinned layer in a wafer for instance, can be used in a sensor to be used in normal sized, micromechanical or even nano-sized devices for the device specific sensing applications in electro-mechanical devices.

Abstract translation: 将晶片薄层化为预定厚度的方法包括两个稀化阶段。 第一稀化相和第二稀化相，其中所述第一稀化相是预备性稀化相，并且所述第二稀化相是最终稀化相，因此执行包括硅的结构使预定的最终厚度变薄。 例如，晶片中的这种薄化层可以用在传感器中，以用于在机电装置中用于器件特定感测应用的正常尺寸，微机械或甚至纳米尺寸的装置中。

公开(公告)号：WO2006048229A1

公开(公告)日：2006-05-11

申请号：PCT/EP2005/011668

申请日：2005-11-01

Applicant: MICRONIC LASER SYSTEMS AB ,  GREBINSKI, Thomas

Inventor： GREBINSKI, Thomas

IPC: G02B26/08 ,  B29D11/00

CPC classification number: B81C1/00682 ,  B81B2201/042 ,  B81B2203/0109 ,  B81C2201/0104 ,  B81C2201/018 ,  G02B26/0833 ,  G02B26/0841

Abstract: The present invention relates to producing ultra flat micro surfaces suitable, for instance, for micro-mirrors which meet the requirements of diffractive mode operation. In particular, it relates to low pressure chemical mechanical planarization (CMP) of a partially cured sacrificial layer. The method of producing an ultra-flat surface overlying a sacrificial substrate, the sacrificial substrate including a polyimide thin film, includes: thermal partial imidization of a polyamic acid film, wherein at least a portion but not all of the polyamic acid film has been imidized into polymide; chemical mechanical polishing of the partially imidized film; and thermal final imidization of the polished partially iminized film.

Abstract translation: 本发明涉及制造适合于例如满足衍射模式操作要求的微镜的超平面微表面。 特别地，其涉及部分固化的牺牲层的低压化学机械平面化（CMP）。 制造覆盖牺牲基板的超平坦表面的方法，包括聚酰亚胺薄膜的牺牲基板包括：聚酰胺酸膜的热部分酰亚胺化，其中至少一部分但不是全部的聚酰胺酸膜被酰亚胺化 进入聚酰亚胺 部分酰亚胺化膜的化学机械抛光; 和抛光的部分亚胺化膜的热最终酰亚胺化。

公开(公告)号：WO2003005420A2

公开(公告)日：2003-01-16

申请号：PCT/US2002/020452

申请日：2002-06-26

Applicant: THE REGENTS OF THE UNIVERSITY OF CALIFORNIA

Inventor： PETERSON, Jeffrey ,  HUNT, Charles

IPC: H01L21/00

CPC classification number: H01L21/30604 ,  B81C1/00626 ,  B81C2201/0104 ,  B81C2201/0133 ,  H01L21/30608

Abstract: One embodiment of the present invention provides a process for selective etching during semiconductor manufacturing. The process starts by receiving a silicon substrate with a first layer composed of a first material, which is covered by a second layer composed of a second material. The process then performs a first etching operation that etches some but not all of the second layer, so that a portion of the second layer remains covering the first layer. Next, the system performs a second etching operation to selectively etch through the remaining portion of the second layer using a selective etchant. The etch rate of the selective etchant through the second material is faster than an etch rate of the selective etchant through the first material, so that the second etching operation etches through the remaining portion of the second layer and stops at the first layer.

Abstract translation: 本发明的一个实施例提供了用于在半导体制造期间选择性蚀刻的工艺。 该工艺通过接收具有由第一材料构成的第一层的硅衬底开始，该第一材料被由第二材料组成的第二层覆盖。 该过程然后执行蚀刻一些但不是全部第二层的第一蚀刻操作，使得第二层的一部分保持覆盖第一层。 接着，系统执行第二蚀刻操作以使用选择性蚀刻剂选择性地蚀刻穿过第二层的剩余部分。 通过第二材料的选择性蚀刻剂的蚀刻速率比通过第一材料的选择性蚀刻剂的蚀刻速率快，使得第二蚀刻操作蚀刻通过第二层的剩余部分并停止在第一层。 p>