-
公开(公告)号：KR100968489B1
公开(公告)日：2010-07-07
申请号：KR1020080064927
申请日：2008-07-04
Applicant: 재단법인서울대학교산학협력재단
Abstract: 본 발명은 데이터 저장 입자 및 데이터 저장 입자를 포함하는 데이터 전송 시스템에 관한 것으로, 데이터 저장 입자는 수신 신호로부터 인코딩된(encoded) 데이터를 구하는 수신부, 수신부로부터 전달된 인코딩된 데이터를 비휘발성 메모리에 쓰고 비휘발성 메모리에 써진 인코딩된 데이터를 읽는 제어부 및 비휘발성 메모리로부터 읽어진 인코딩된 데이터에 대응하는 송신 신호를 전송하는 송신부를 구비함으로써 데이터 저장 입자의 구성을 단순하게 구현할 수 있으며, 데이터 저장 입자에서 소비되는 전력을 줄일 수 있다.
-
Patent Agency Ranking
公开(公告)号：KR1020090131233A
公开(公告)日：2009-12-28
申请号：KR1020080064927
申请日：2008-07-04
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: G06K17/0022 , G06F12/0238 , G06K19/0704 , G06K19/0728
Abstract: PURPOSE: A data storing particle and a data transmission system are provided to write encoded data on a nonvolatile memory and to read the encoded data, thereby simply realizing a configuration of the data storing particle. CONSTITUTION: A receiving unit(120) obtains encoded data from a received signal. A control unit(140) writes the encoded data delivered from the receiving unit on a nonvolatile memory(150). The control unit reads the encoded data written on the nonvolatile memory. A transmitting unit(160) transmits a transmission signal corresponding to the encoded data read from the nonvolatile memory. The receiving signal is wirelessly received, and the transmission signal is wirelessly transmitted.
Abstract translation: 目的：提供数据存储粒子和数据传输系统，以将编码数据写入非易失性存储器并读取编码数据，从而简单地实现数据存储粒子的配置。 构成：接收单元（120）从接收到的信号中获得编码数据。 控制单元（140）将从接收单元发送的编码数据写入非易失性存储器（150）。 控制单元读取写在非易失性存储器上的编码数据。 发送单元（160）发送与从非易失性存储器读取的编码数据相对应的发送信号。 无线地接收接收信号，无线发送发送信号。
-
公开(公告)号：KR1020090027416A
公开(公告)日：2009-03-17
申请号：KR1020070092618
申请日：2007-09-12
Applicant: 지씨티 세미컨덕터 인코포레이티드 , 재단법인서울대학교산학협력재단
IPC: H03M3/02
CPC classification number: H03M3/494 , H03M1/12 , H03M3/394 , H03M2201/61 , H03M2201/646
Abstract: A loop filter for a continuous time sigma delta analog to digital converter is provided to improve a NTF(Noise Transfer Function) property of a continuous time sigma delta analog to digital converter by using a sallen and key filter element. A loop filter includes an input terminal(1110) and an analog active filter(1120). An input signal(X2(t)) is inputted in the input terminal, and indicates at least a part of a digital output signal(y(n)) outputted from a sigma delta analog to digital converter. The analog active filter is connected to the input terminal, and includes M active devices(1122, 1124, 1126) and an output terminal(1128). M active devices provide a power gain. An output signal(I5(t)) is outputted from the output terminal, and indicates a total signal outputted from M active devices. The analog active filter performs N(N>M) integration.
Abstract translation: 提供了一种用于连续时间Σ-Δ模数转换器的环路滤波器，以通过使用sallen和键滤波器元件来提高连续时间Σ-Δ模数转换器的NTF（噪声传递函数）特性。 环路滤波器包括输入端子（1110）和模拟有源滤波器（1120）。 输入信号（X2（t））被输入到输入端子，并且指示从Σ-Δ模数转换器输出的数字输出信号（y（n））的至少一部分。 模拟有源滤波器连接到输入端，并且包括M个有源器件（1122,1124,1126）和一个输出端子（1128）。 M个有源器件提供功率增益。 从输出端输出输出信号（I5（t）），表示从M个有源装置输出的总信号。 模拟有源滤波器进行N（N> M）整合。
-
公开(公告)号：KR100857122B1
公开(公告)日：2008-09-05
申请号：KR1020070035861
申请日：2007-04-12
Applicant: 주식회사 유니디스플레이 , 재단법인서울대학교산학협력재단
CPC classification number: H03M1/1019 , G09G3/3685 , G09G2310/027 , G09G2320/0209 , G09G2330/026 , H03M1/662
Abstract: A method of compensating for a channel offset voltage and a column driver for an LCD(Liquid Crystal Display) panel using the same are provided to reduce the size of driver by comparing offset voltages on whole channels based on timing sequence using a single comparator. A column driver for an LCD(Liquid Crystal Display) panel includes a switch(120), a comparator(130), a memory(140), a subtracter, and a controller(160). The switch switches driving voltages from amplifiers to data lines and outputs voltages from the amplifiers to an input terminal of the comparator under control of the controller. The comparator outputs digital data by comparing a reference voltage with an output voltage from the switch. The memory receives digital signals from the comparator, stores offset voltage data of respective channels, and provides the offset voltage data to the subtracter by compensating for the offset voltage data. The subtracter compensates for the offset voltage data stored in the memory and inputs the compensated result to digital/analog converters(100). The controller receives the reference voltage of the comparator, generates a timing clock sequence used to select outputs of n amplifiers, inputs reference voltage levels to the comparator, swaps the reference voltage with the outputs of the n amplifiers, and stores offset voltage data on the respective channels in the memory.
Abstract translation: 提供补偿信道偏移电压的方法和使用其的LCD（液晶显示器）面板的列驱动器，以通过使用单个比较器基于定时序列比较整个通道上的偏移电压来减小驱动器的尺寸。 用于LCD（液晶显示器）面板的列驱动器包括开关（120），比较器（130），存储器（140），减法器和控制器（160）。 在控制器的控制下，该开关将驱动电压从放大器切换到数据线，并将电压从放大器输出到比较器的输入端。 比较器通过将参考电压与来自开关的输出电压进行比较来输出数字数据。 存储器从比较器接收数字信号，存储相应通道的偏移电压数据，并通过补偿偏移电压数据将偏移电压数据提供给减法器。 减法器补偿存储在存储器中的偏移电压数据，并将补偿结果输入到数模转换器（100）。 控制器接收比较器的参考电压，产生用于选择n个放大器的输出的定时时钟序列，输入到比较器的参考电压电平，与n个放大器的输出交换参考电压，并将失调电压数据存储在 存储器中的相应通道。
-
公开(公告)号：KR101183738B1
公开(公告)日：2012-09-17
申请号：KR1020107027916
申请日：2008-05-14
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: H03L7/0995 , H03K3/0322 , H03K3/35613 , H03K2005/0013 , H03L1/00 , H03L7/0998 , H03L7/18 , H03L2207/50
Abstract: 본 발명은 유사 차동 증폭 회로(pseudo-differential pair)를 구성하고 PMOS와 NMOS에 래치(latch)를 구성함으로써, 공급 전원의 변동을 상승 및 하강 에지 양쪽에서 대칭적으로 보상함으로써 전파 지연 지터를 최소화한다. 본 발명은 거친 튜닝(coarse tuning)을 위한 지연 선(delay line)에서 양 쪽으로 두 개의 노드를 취하고 정밀 튜닝을 위한 블록을 구성하고, 공급 전원의 변동에 대응해서 지연 셀의 궤환 래치의 강도를 보상하는 방법을 제공한다. 본 발명은 공급 전원 V
DD 가 증가하면 PMOS의 구동력을 증대시키는데, 그만큼 출력 전압이 증가 되어, 증가한 출력 전압이 NMOS 래치를 강하게 닫히도록 해서 이전 상태를 반전하는데 그만큼 시간 지연이 생기게 되므로 전체적 전파 지연을 일정하게 할 수 있다. 그 결과, 전원 전압이 약간 변동을 하더라도 지터 잡음없이 일정 주파수의 클럭을 발진할 수 있다.-
公开(公告)号：KR101015964B1
公开(公告)日：2011-02-23
申请号：KR1020080065318
申请日：2008-07-07
Applicant: 지씨티 세미컨덕터 인코포레이티드 , 재단법인서울대학교산학협력재단
Abstract: 연속 시간 시그마 델타 변조기를 위한 디지털-아날로그 변환기(DAC, Digital to Analog Converter)는 적어도 하나의 커패시터와 클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 상기 제1 시간 구간 동안에는 상기 적어도 하나의 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 적어도 하나의 커패시터에 남은 전류 또는 전압이 소정의 기준을 만족시킬 수 있도록 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함한다. 따라서 디지털-아날로그 변환기는 클록 신호의 듀티비를 제어하여 입력되는 디지털 신호에 상응하는 아날로그 신호를 적절하게 생성할 수 있다.
-
-
-
-
-
Search Results
16
records
(took 0.024 seconds)
