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公开(公告)号：CN102110690A
公开(公告)日：2011-06-29
申请号：CN201010551986.3
申请日：2010-11-17
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/528
CPC classification number: H01L21/02365 , H01L21/02697 , H01L27/11565 , H01L27/11575 , H01L27/11578 , H01L27/11582
Abstract: 本发明提供了一种三维半导体存储装置。所述三维半导体存储装置包括具有单元阵列区域的基底，所述单元阵列区域包括一对子单元区域和设置在所述一对子单元区域之间的捆绑区域。多个子栅极顺次堆叠在每个子单元区域内的基底上，互连件分别电连接到延伸进入捆绑区域的堆叠的子栅极的延伸部。互连件中的每一个分别电连接到位于相同高度并设置在所述一对子单元区域内的子栅极的延伸部。
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公开(公告)号：CN108695339B
公开(公告)日：2023-09-05
申请号：CN201810311074.5
申请日：2018-04-09
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种三维半导体装置及其制造方法。三维半导体装置包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；竖直半导体图案，其穿过堆叠结构，并且连接至水平半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞在第一方向上延伸。水平半导体图案包括在第一方向上延伸的第一侧壁。第一侧壁具有朝着共源极插塞突出的突起。
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公开(公告)号：CN107527914B
公开(公告)日：2023-07-04
申请号：CN201710228091.8
申请日：2017-04-10
Applicant: 三星电子株式会社
Abstract: 公开了一种垂直非易失性存储器装置及其制造方法。所述垂直非易失性存储器装置包括：基底，包括单元区；下绝缘层，位于基底上；下布线图案，位于单元区中，具有预定图案并且穿过下绝缘层连接到基底；以及多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案。存储器装置还包括多个栅电极，多个栅电极在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且形成为沿水平方向在第一方向上延伸。
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Patent Agency Ranking
公开(公告)号：CN109841686A
公开(公告)日：2019-06-04
申请号：CN201811424893.7
申请日：2018-11-27
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 竖直型半导体装置包括：绝缘图案，其位于衬底上并且在与衬底的顶表面垂直的第一方向上彼此间隔开；沟道结构，其位于衬底上并且穿透绝缘图案；第一导电图案，其部分地填充在第一方向上彼此相邻的绝缘图案与沟道结构之间的间隙，并且在其表面中具有狭缝，狭缝在与衬底的顶表面平行的方向上延伸；以及，第二导电图案，其位于间隙中的第一导电图案上并填充狭缝。
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公开(公告)号：CN107068182A
公开(公告)日：2017-08-18
申请号：CN201611218247.6
申请日：2011-11-16
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种非易失性存储装置、擦除方法及包括该非易失性存储装置的存储系统。所述非易失性存储装置包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管，所述擦除方法包括步骤：将接地电压施加到与所述多个单元串的多个接地选择晶体管相连接的接地选择线；将接地电压施加到与所述多个单元串的多个串选择晶体管相连接的多个串选择线；将字线擦除电压施加到与所述多个单元串的多个存储单元相连接的多个字线；将擦除电压施加到所述衬底；响应所述擦除电压的施加来控制所述接地选择线的电压；和响应所述擦除电压的施加来控制所述多个串选择线的电压。
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公开(公告)号：CN106169304A
公开(公告)日：2016-11-30
申请号：CN201610603127.1
申请日：2011-02-17
Applicant: 三星电子株式会社
Abstract: 提供一种擦除非易失性存储器件的至少一个被选子块的方法，该方法包括：允许至少一个串选择线中的每一个浮置，所述非易失性存储器件包括所述至少一个串选择线，所述非易失性存储器件包括存储单元阵列，该存储单元阵列包括衬底和多个存储块，所述多个存储块中的每一个包括沿着与所述衬底垂直的方向堆叠的多个存储单元，所述多个存储单元中的每一个连接至至少一个字线，所述多个存储块中的每一个还包括连接至所述至少一个串选择线的至少一个串选择晶体管、连接至至少一个地选择线的至少一个地选择晶体管、以及连接至至少一个伪字线并将所述存储单元分隔成多个子块的至少一个分隔物；将第一电压施加到所述至少一个被选子块的至少一个字线。
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公开(公告)号：CN102104034B
公开(公告)日：2015-11-18
申请号：CN201010596401.X
申请日：2010-12-20
Applicant: 三星电子株式会社
IPC: H01L25/00 , H01L27/115 , H01L23/528 , H01L21/768 , H01L21/8239 , G11C7/12 , G11C7/18
CPC classification number: H01L23/3157 , H01L21/76816 , H01L23/291 , H01L23/528 , H01L27/11519 , H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/11568 , H01L27/11578 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种三维半导体器件。该三维半导体器件可包括：模结构，具有间隙区；以及互连结构，包括设置在间隙区中的多个互连图案。该模结构可包括限定互连图案的上表面和下表面的层间模以及限定低于层间模的互连图案的侧壁的侧壁模。
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公开(公告)号：CN108461499B
公开(公告)日：2024-02-02
申请号：CN201810154276.3
申请日：2018-02-22
Applicant: 三星电子株式会社
Abstract: 本发明提供一种三维(3D)半导体存储器件及其操作方法，该3D半导体存储器件包括：电极结构，包括垂直堆叠在基板上并在第一方向上延伸的多个单元电极、以及顺序堆叠在所述多个单元电极上的下部串选择电极和上部串选择电极；第一垂直结构，穿过下部串选择电极和上部串选择电极以及所述多个单元电极；第二垂直结构，与上部串选择电极间隔开并穿过下部串选择电极和所述多个单元电极；以及第一位线，与电极结构相交并在不同于第一方向的第二方向上延伸。第一位线共同地接到第一垂直结构和第二垂直结构。第二垂直结构不延伸穿过上部串选择电极。
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