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公开(公告)号：CN110120922A
公开(公告)日：2019-08-13
申请号：CN201910398813.3
申请日：2019-05-14
Applicant: 中国核动力研究设计院
IPC: H04L12/861 , H04L12/879
Abstract: 本发明公开了一种基于FPGA的数据交互网络管理系统及方法，本发明该系统包括基于FPGA构建的DPRAM接口单元、数据搬运单元、指针解析单元和N个收发器，N为大于等于1的正整数；其中，所述DPRAM接口单元、数据搬运单元和指针解析单元两两通信连接，所述数据搬运单元与收发器通信连接；该系统通过DPRAM接口单元与外部DPRAM进行数据交互，且通过收发器实现与外部硬件的数据交互。本发明实现指针和数据独立、缓冲区和收发器独立，各个功能模块之间的交互接口简单明确，根据模块自身的状态通过对DPRAM的动态访问并进行读写操作，不依赖CPU的控制。提高了数据收发的灵活性同时降低通信任务对CPU运行时间的消耗。
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公开(公告)号：CN106776374A
公开(公告)日：2017-05-31
申请号：CN201710049005.7
申请日：2017-01-23
Applicant: 中国核动力研究设计院
IPC: G06F12/0871
Abstract: 本发明公开了一种基于FPGA的高效数据缓冲方法，将检测合格的数据和帧头地址分离存储，数据存储于第一存储单元，帧头地址存储于第二存储单元，第二存储单元将存储信息提供给CPU，CPU可以根据自身负荷选择性获取帧头地址对应的数据，从而实现FPGA缓冲区的动态分配，提高FPGA缓冲区的利用率，在FPGA缓冲区中存储多帧完整的数据，进而使CPU有选择的获取数据，避免CPU对无效数据的读取导致数据缓冲效率低下的问题。
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公开(公告)号：CN106933542B
公开(公告)日：2019-06-07
申请号：CN201710204547.7
申请日：2017-03-31
Applicant: 中国核动力研究设计院
Abstract: 本发明公开了一种用于核电厂DCS系统的基于FPGA的DMA协处理器包括CPU，CPU通过EMIF总线与DMA协处理器互联，DMA协处理器通过另外两组EMIF总线分别与Flash，SRAM和GPU连接，其中Flash和GPU存储设备共享地址总线和数据总线。CPU对DMA协处理器发出DMA指令，并同时以透传的方式，将上层软件的图形组态数据下装到Flash；将动态数据写入SRAM；在上电初始化后配置GPU的工作参数。DMA协处理器：包括Flash驱动逻辑、SRAM驱动逻辑、GPU驱动逻辑、数据缓存逻辑以及总线切换逻辑，通过EMIF总线切换为CPU提供访问Flash、SRAM或GPU的通道。
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公开(公告)号：CN106933542A
公开(公告)日：2017-07-07
申请号：CN201710204547.7
申请日：2017-03-31
Applicant: 中国核动力研究设计院
Abstract: 本发明公开了一种用于核电厂DCS系统的基于FPGA的DMA协处理器包括CPU，CPU通过EMIF总线与DMA协处理器互联，DMA协处理器通过另外两组EMIF总线分别与Flash，SRAM和GPU连接，其中Flash和GPU存储设备共享地址总线和数据总线。CPU对DMA协处理器发出DMA指令，并同时以透传的方式，将上层软件的图形组态数据下装到Flash；将动态数据写入SRAM；在上电初始化后配置GPU的工作参数。DMA协处理器：包括Flash驱动逻辑、SRAM驱动逻辑、GPU驱动逻辑、数据缓存逻辑以及总线切换逻辑，通过EMIF总线切换为CPU提供访问Flash、SRAM或GPU的通道。
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