公开(公告)号：CN102246284B

公开(公告)日：2014-02-19

申请号：CN200980150272.7

申请日：2009-10-16

Applicant: 瑞萨电子株式会社

Inventor： 安藤裕二 ,  宫本广信 ,  中山达峰 ,  冈本康宏 ,  井上隆 ,  大田一树

IPC: H01L21/331 ,  H01L21/205 ,  H01L29/737

CPC classification number: H01L29/7371 ,  H01L29/0649 ,  H01L29/0817 ,  H01L29/0821 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/475 ,  H01L29/66318

Abstract: 一种双极晶体管，具有发射极层、基极层和集电极层。发射极层形成在衬底上，并且是包括第一氮化物半导体的n型导电层。基极层形成在发射极层上，并且是包括第二氮化物半导体的p型导电层。集电极层形成在基极层上，并且包括第三氮化物半导体。集电极层、基极层和发射极层形成为相对于衬底表面的晶体生长方向与[000-1]的衬底方向平行。第三氮化物半导体包括InycAlxcGa1-xc-ycN(0≤xc≤1，0≤yc≤1，0＜xc+yc≤1)。第三氮化物半导体的在表面侧上的a轴长度比在衬底侧上的a轴长度短。

公开(公告)号：CN108735810B

公开(公告)日：2023-04-18

申请号：CN201810353102.X

申请日：2018-04-19

Applicant: 瑞萨电子株式会社

Inventor： 三浦喜直 ,  宫本广信

IPC: H01L29/772 ,  H01L21/336

Abstract: 本发明提供一种半导体器件和半导体器件的制造方法，使半导体器件的特性得到改善。该半导体器件包括：顺序层叠的由第一氮化物半导体层构成的缓冲层、由第二氮化物半导体层构成的沟道层、以及由第三氮化物半导体层构成的势垒层；以及形成于势垒层之上的由台面型的第四氮化物半导体层构成的帽层。该半导体器件还包括：形成于帽层的一侧之上的源极电极、形成于帽层的另一侧之上的漏极电极、以及形成于帽层之上的第一栅极电极。第一栅极电极和帽层是肖特基接合的。按照这种方式在帽层上提供了肖特基栅极电极即第一栅极电极，以便当施加栅极电压时，向整个帽层施加电场并且耗尽层扩散。因此，可以抑制栅极漏电流。

公开(公告)号：CN110098258A

公开(公告)日：2019-08-06

申请号：CN201910087496.3

申请日：2019-01-29

Applicant: 瑞萨电子株式会社

Inventor： 冈本康宏 ,  町田信夫 ,  新井耕一 ,  久田贤一 ,  山下泰典 ,  江口聪司 ,  宫本广信 ,  酒井敦 ,  永久克己

IPC: H01L29/786 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。

公开(公告)号：CN107658334A

公开(公告)日：2018-02-02

申请号：CN201710536496.8

申请日：2017-06-26

Applicant: 瑞萨电子株式会社

Inventor： 宫本广信 ,  中山达峰 ,  壶井笃司 ,  冈本康宏 ,  川口宏

IPC: H01L29/06 ,  H01L29/778 ,  H01L21/335

CPC classification number: H01L29/1087 ,  H01L23/5226 ,  H01L23/5286 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/41758 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/452 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7787 ,  H01L29/7781 ,  H01L29/0684

Abstract: 本申请涉及半导体器件和制造半导体器件的方法。提高了半导体器件的性能。半导体器件被配置为包括：在衬底之上依次形成的电压钳位层、沟道下层、沟道层和阻挡层；在穿过阻挡层的同时延伸到沟道层中部的沟槽；布置在沟槽内的栅极电极，在栅极电极和沟槽之间具有栅极绝缘膜；形成在栅极电极的两侧上的阻挡层之上的源极电极和漏极电极；以及第四电极，电耦合到电压钳位层。第四电极与源极电极电隔离，并且施加到第四电极的电压与施加到源极电极的电压不同。因此，可以执行阈值控制。例如，可以增加MISFET的阈值。

公开(公告)号：CN103000681B

公开(公告)日：2017-04-12

申请号：CN201210342487.2

申请日：2012-09-14

Applicant: 瑞萨电子株式会社

Inventor： 井上隆 ,  中山达峰 ,  冈本康宏 ,  宫本广信

IPC: H01L29/772 ,  H01L29/06 ,  H01L21/335

Abstract: 本发明涉及一种半导体器件及其制造方法。在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处产生压缩应变，并且在势垒层和沟道层之间的界面处产生拉伸应变。因此，在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处的负电荷高于正电荷，而势垒层和沟道层之间的界面处的正电荷高于负电荷。沟道层具有第一层、第二层和第三层的堆叠层结构。第二层比第一层和第三层的电子亲和势高的电子亲和势。

公开(公告)号：CN106024879A

公开(公告)日：2016-10-12

申请号：CN201610196008.9

申请日：2016-03-31

Applicant: 瑞萨电子株式会社

Inventor： 中山达峰 ,  宫本广信

IPC: H01L29/778 ,  H01L29/06 ,  H01L21/335

Abstract: 本发明涉及半导体器件和制造半导体器件的方法。改进了半导体器件的特性。所述半导体器件包括衬底上的电压箝位层、沟道基底层、沟道层和势垒层。沟槽穿通势垒层延伸达沟道层的一定深度。栅电极设置在沟槽内的栅绝缘膜上。源电极和漏电极设置在栅电极的相应两侧上。延伸到电压箝位层的穿通孔内的联接部将电压箝位层电联接到源电极。包含受主能级比p型杂质的受主能级深的杂质的杂质区设置在穿通孔下方。电压箝位层减小诸如阈值电压和导通电阻的特性的变化。通过由于杂质区中的杂质导致的跳动导电来减小接触电阻。

公开(公告)号：CN103000681A

公开(公告)日：2013-03-27

申请号：CN201210342487.2

申请日：2012-09-14

Applicant: 瑞萨电子株式会社

Inventor： 井上隆 ,  中山达峰 ,  冈本康宏 ,  宫本广信

IPC: H01L29/772 ,  H01L29/06 ,  H01L21/335

Abstract: 本发明涉及一种半导体器件及其制造方法。在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处产生压缩应变，并且在势垒层和沟道层之间的界面处产生拉伸应变。因此，在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处的负电荷高于正电荷，而势垒层和沟道层之间的界面处的正电荷高于负电荷。沟道层具有第一层、第二层和第三层的堆叠层结构。第二层比第一层和第三层的电子亲和势高的电子亲和势。

公开(公告)号：CN104218079B

公开(公告)日：2021-04-23

申请号：CN201410241729.8

申请日：2014-06-03

Applicant: 瑞萨电子株式会社

Inventor： 井上隆 ,  中山达峰 ,  冈本康宏 ,  川口宏 ,  竹胁利至 ,  名仓延宏 ,  永井隆行 ,  三浦喜直 ,  宫本广信

IPC: H01L29/778 ,  H01L29/423 ,  H01L21/336

Abstract: 本发明涉及半导体器件以及制造半导体器件的方法。提供一种具有改善特性的半导体器件。该半导体器件具有衬底以及其上的缓冲层，沟道层，势垒层，贯穿其间并到达沟道层内部的沟槽，经由栅绝缘膜配置在沟槽中的栅电极以及栅电极两侧上的势垒层上的漏和源电极。栅绝缘膜具有由第一绝缘膜制成并从沟槽的端部延伸至漏电极侧的第一部分以及由第一和第二绝缘膜制成并配置在漏电极相对于第一部分侧上的第二部分。能够通过减小漏电极侧上的沟槽的端部处的第一部分的厚度来降低导通电阻。

公开(公告)号：CN104681617B

公开(公告)日：2020-02-18

申请号：CN201410709104.X

申请日：2014-11-28

Applicant: 瑞萨电子株式会社

Inventor： 井上隆 ,  竹胁利至 ,  中山达峰 ,  冈本康宏 ,  宫本广信

IPC: H01L29/78 ,  H01L29/778 ,  H01L23/29 ,  H01L21/336 ,  H01L21/335

Abstract: 本发明涉及半导体器件以及制造半导体器件的方法。改善了半导体器件的特性。形成一种半导体器件以便具有形成在衬底上的沟道层、势垒层、在开口区中贯穿势垒层并到达沟道层的一定点的沟槽、经由栅极绝缘膜布置在沟槽中的栅电极，以及形成在开口区外部的势垒层上的绝缘膜。则，绝缘膜具有富Si氮化硅膜以及位于其下的富N氮化硅膜的叠层结构。因此，绝缘膜的上层设定为富Si氮化硅膜。这能提升击穿电压，并且还能提升蚀刻抗性。而绝缘膜的下层设定为富N氮化硅膜。这可以抑制崩塌。

公开(公告)号：CN103545352B

公开(公告)日：2017-12-08

申请号：CN201310293438.9

申请日：2013-07-12

Applicant: 瑞萨电子株式会社

Inventor： 冈本康宏 ,  井上隆 ,  中山达峰 ,  根贺亮平 ,  金泽全彰 ,  宫本广信

IPC: H01L29/41 ,  H01L29/78

CPC classification number: H01L29/452 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66462 ,  H01L29/7787 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种半导体器件。提高由氮化物半导体材料制成的场效应晶体管的可靠性。一种欧姆电极包括多个隔离以彼此分开的单元电极。利用这种构造，可以防止导通态电流在y轴方向（负方向）上在单元电极中流动。此外，在相应的单元电极中，可以防止在y轴方向（负方向）上流动的导通态电流的电流密度增加。结果，可以提高欧姆电极的电迁移阻抗。