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公开(公告)号：CN101937916B
公开(公告)日：2012-07-25
申请号：CN201010255093.4
申请日：2006-11-29
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L23/00 , H01L23/528
CPC classification number: H01L23/49844 , H01L23/49811 , H01L23/50 , H01L23/5226 , H01L23/5286 , H01L23/53228 , H01L23/585 , H01L24/05 , H01L24/06 , H01L24/49 , H01L27/0255 , H01L27/092 , H01L2224/02166 , H01L2224/05025 , H01L2224/05093 , H01L2224/05095 , H01L2224/05124 , H01L2224/05624 , H01L2224/06102 , H01L2224/06133 , H01L2224/06143 , H01L2224/06153 , H01L2224/06163 , H01L2224/49105 , H01L2224/85399 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/01082 , H01L2924/12036 , H01L2924/1306 , H01L2924/14 , H01L2924/00 , H01L2224/05599 , H01L2224/45015 , H01L2924/207 , H01L2224/45099
Abstract: 一种半导体设备，包括：半导体芯片；输出电路(11)，在半导体芯片中成行布置，输出电路中的每个包括彼此耦合的第一MISFET(27)和第二MISFET(21)；键合焊盘(4)；布线(M7)，其中的每个布线布置在键合焊盘中的每个之下；导电塞(PG)，其中的每个导电塞布置在键合焊盘中的每个以及布线中的每个之间；接地布线(7)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第一MISFET；以及电源布线(8)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第二MISFET，其中在平面视图中，布线中的每个以及导电塞中的每个位于输出电路中的每个的第一MISFET和第二MISFET之间，以及其中在平面视图中，布线中的每个以及导电塞中的每个位于接地布线和电源布线之间。
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公开(公告)号：CN1780146B
公开(公告)日：2011-06-15
申请号：CN200510114532.9
申请日：2005-10-24
Applicant: 瑞萨电子株式会社
IPC: H03K5/08
CPC classification number: H01L27/0251 , H01L2924/0002 , H01L2924/00
Abstract: 提供本发明以抑制由诸如电源噪声的相对小的电源波动引起的保护电路中误操作的出现。保护电路具有第一电阻器和电容器、反相器和MOS晶体管，第一电阻器和电容器串联连接在电源线和接地线之间，反相器的输入连接在第一电阻器和电容器之间，MOS晶体管的栅电极接收反相器的输出并且MOS晶体管的漏电极和源电极连接到电源线和接地线。当高电压波动出现在电源线中时，在第一电阻器和电容器之间的连接点处的电平变化根据时间常数而延迟。通过该延迟，接收反相器输出的MOS晶体管暂时导通，且高电压放电到接地线。由于反相器的输出经由第二电阻器下拉至接地线，即使反相器的输出出现不希望的波动，也可以抑制在MOS晶体管的栅极输入中的波动。
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公开(公告)号：CN105577145B
公开(公告)日：2018-10-02
申请号：CN201510973927.8
申请日：2006-04-19
Applicant: 瑞萨电子株式会社
IPC: H03K3/356 , H03K19/0185 , H01L27/092 , H01L27/105
Abstract: 本发明提供一种具有低成本、可在低电压下高速工作的I/O电路的半导体集成电路器件，在I/O电路中，当使I/O电压vcc(例如3.3V)降低到vcc_18(例如1.8V)时，引起速度变差的部分是电平转换单元、和用于驱动大型主缓冲器的前置缓冲器部分。着眼于这一情况，通过对升电平转换器(LUC)和前置缓冲器(PBF)的电路施加高电压(电压vcc)，来以低成本实现可在低电压下高速工作的I/O电路。
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Patent Agency Ranking
公开(公告)号：CN108109649A
公开(公告)日：2018-06-01
申请号：CN201810154403.X
申请日：2012-08-28
Applicant: 瑞萨电子株式会社
IPC: G11C7/10 , G11C11/4076 , G11C11/4091 , G11C11/4093 , G11C11/4096
CPC classification number: G11C11/4091 , G11C7/10 , G11C7/1057 , G11C7/1072 , G11C7/1084 , G11C11/4076 , G11C11/4093 , G11C11/4096
Abstract: 本发明涉及一种半导体集成电路器件。本发明公开了一种改善差分放大电路输出信号特性的方法。在输入数据信号为“Low”电平时，流经晶体管16的电流I1的电流将会减少，且电阻14和电阻14a的连接部(节点D)的电位将变高。将所述电位输入(负反馈)到晶体管18的栅极而使该栅极电位变高，由此便可调大尾电流量I_TAIL。在输入数据信号为“High”电平时，由于电流I1的电流过多而使节点D的电位下降。因此，晶体管18的栅极电位(负反馈)将下降，而可调小尾电流量I_TAIL。所以，可通过输入波形的上升沿和下降沿来缩短与输出波形之间的延迟时间的差。
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公开(公告)号：CN103066071B
公开(公告)日：2016-11-23
申请号：CN201210407045.1
申请日：2012-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0288 , H01L24/06 , H01L27/0207 , H01L27/0262 , H01L27/11898 , H01L2027/11875 , H01L2224/05554 , H03K19/0175 , H03K19/08
Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。
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公开(公告)号：CN101685818B
公开(公告)日：2013-08-28
申请号：CN200910205258.4
申请日：2006-11-29
Applicant: 瑞萨电子株式会社
IPC: H01L27/04 , H01L23/528 , H01L23/485
CPC classification number: H01L23/49844 , H01L23/49811 , H01L23/50 , H01L23/5226 , H01L23/5286 , H01L23/53228 , H01L23/585 , H01L24/05 , H01L24/06 , H01L24/49 , H01L27/0255 , H01L27/092 , H01L2224/02166 , H01L2224/05025 , H01L2224/05093 , H01L2224/05095 , H01L2224/05124 , H01L2224/05624 , H01L2224/06102 , H01L2224/06133 , H01L2224/06143 , H01L2224/06153 , H01L2224/06163 , H01L2224/49105 , H01L2224/85399 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/01082 , H01L2924/12036 , H01L2924/1306 , H01L2924/14 , H01L2924/00 , H01L2224/05599 , H01L2224/45015 , H01L2924/207 , H01L2224/45099
Abstract: 本发明的目的在于提供一种能够减小半导体器件的平面尺寸的技术。输入/输出电路形成在半导体衬底上方，接地布线和电源布线通过输入/输出电路上方，且用于键合焊盘的导电层形成在其上方。输入/输出电路由用作保护元件的nMISFET形成区域和pMISFET形成区域中的MISFET元件、电阻元件形成区域中的电阻元件以及二极管元件形成区域中的二极管元件形成。连接到保护元件并置于接地布线和电源布线下方的布线在nMISFET形成区域和pMISFET形成区域之间以及在接地布线和电源布线之间的引出区域中引出，以连接到导电层。
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公开(公告)号：CN101937916A
公开(公告)日：2011-01-05
申请号：CN201010255093.4
申请日：2006-11-29
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L23/00 , H01L23/528
CPC classification number: H01L23/49844 , H01L23/49811 , H01L23/50 , H01L23/5226 , H01L23/5286 , H01L23/53228 , H01L23/585 , H01L24/05 , H01L24/06 , H01L24/49 , H01L27/0255 , H01L27/092 , H01L2224/02166 , H01L2224/05025 , H01L2224/05093 , H01L2224/05095 , H01L2224/05124 , H01L2224/05624 , H01L2224/06102 , H01L2224/06133 , H01L2224/06143 , H01L2224/06153 , H01L2224/06163 , H01L2224/49105 , H01L2224/85399 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/01082 , H01L2924/12036 , H01L2924/1306 , H01L2924/14 , H01L2924/00 , H01L2224/05599 , H01L2224/45015 , H01L2924/207 , H01L2224/45099
Abstract: 一种半导体设备，包括：半导体芯片；输出电路(11)，在半导体芯片中成行布置，输出电路中的每个包括彼此耦合的第一MISFET(27)和第二MISFET(21)；键合焊盘(4)；布线(M7)，其中的每个布线布置在键合焊盘中的每个之下；导电塞(PG)，其中的每个导电塞布置在键合焊盘中的每个以及布线中的每个之间；接地布线(7)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第一MISFET；以及电源布线(8)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第二MISFET，其中在平面视图中，布线中的每个以及导电塞中的每个位于输出电路中的每个的第一MISFET和第二MISFET之间，以及其中在平面视图中，布线中的每个以及导电塞中的每个位于接地布线和电源布线之间。
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公开(公告)号：CN202930381U
公开(公告)日：2013-05-08
申请号：CN201220543388.6
申请日：2012-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0288 , H01L24/06 , H01L27/0207 , H01L27/0262 , H01L27/11898 , H01L2027/11875 , H01L2224/05554 , H03K19/0175 , H03K19/08
Abstract: 本实用新型提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。
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