公开(公告)号：KR1019980058503A

公开(公告)日：1998-10-07

申请号：KR1019960077828

申请日：1996-12-30

Applicant: 에스케이하이닉스 주식회사 ,  국방과학연구소

Inventor： 이덕형 ,  우병일 ,  정해원 ,  정명득 ,  김종명

IPC: G11C7/00

Abstract: 본 발명은 국부발진기를 단순히 하여 주파수 혼합기와 함께 온-칩(on-chip)상태의 단일 칩에 내장하여 칩의 크기를 줄일 수 있는 초고주파 집적회로에 관한 것으로서, 국부 발생 주파수를 발생시키기 위한 국부 발진부와, 외부로부터 수신된 수신 주파수와 국부 발진부로부터 입력된 국부 발생 주파수를 결합하여 출력하기 위한 주파수 결합부와, 주파수 결합부로부터 입력된 국부 발생 주파수에서 수신 주파수를 빼 중간 주파수만을 출력시키기 위한 주파수 변환부를 포함한다.

公开(公告)号：KR100488475B1

公开(公告)日：2005-08-04

申请号：KR1019960075440

申请日：1996-12-28

Applicant: 매그나칩 반도체 유한회사 ,  국방과학연구소

Inventor： 김송강 ,  임승무 ,  우병일 ,  정해원 ,  정명득 ,  김종명

IPC: H01L21/027

Abstract: 본 발명은 lμm 이상의 선폭을 갖는 마스크를 이용하여 0.2μm 이하의 게이트 길이를 갖는 소자를 제작하여 생산성을 향상시킬 수 있는 초고주파 반도체 소자의 제조방법을 제공하는 것으로, 반절연성 화합물 반도체 기판 상의 게이트 예정 영역에 소정 길이의 선폭을 갖는 절연막 패턴을 형성하는 단계; 절연막 패턴 양 측벽과 접하도록 기판 상에 감광막 패턴을 형성하는 단계; 감광막 패턴 사이의 절연막을 식각하여 게이트 예정 영역을 노출시켜 리세스를 형성하는 단계; 및, 리세스에 게이트 물질을 형성하고 리프트 오프하여 게이트 패턴을 형성하는 단계를 포함하고, 절연막 패턴을 형성하는 단계는 기판 상에 소정의 형태로 패터닝된 감광막 패턴을 형성하는 단계; 감광막 패턴이 형성된 기판 전면에 선폭의 두께로 절연막을 형성하는 단계; 감광막 패턴 측벽에만 절연막이 남도록 절연막을 식각하는 단계; 및, 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

公开(公告)号：KR100450258B1

公开(公告)日：2004-12-30

申请号：KR1019980058873

申请日：1998-12-26

Applicant: 국방과학연구소

Inventor： 김기철 ,  정명득 ,  정해원 ,  우병일 ,  김종명

IPC: H01L29/868

Abstract: PURPOSE: A structure of a pin diode and a method of manufacturing the same are to minimize the forward resistance by enhancing a surface area of an Ohmic metal layer to be formed on an upper portion of a n-typed layer of high density. CONSTITUTION: A pin diode comprises a semiconductor substrate(11) having a protrusion, a n-typed layer(12) formed on the protrusion of the substrate, a buffer layer(13), a p-typed layer(14), a n-typed layer(14) formed on a slanted surface of the protrusion and the substrate, Ohmic metal layers each formed the p-typed layer and the n-typed layer, air-bridge metal layers each contacted with a region of the Ohmic metal layer. The semiconductor substrate is made of a compound of Ga and As. The n-typed layer and p-typed layer are formed by an epitaxial growing layer.

Abstract translation: 目的：PIN二极管的结构及其制造方法的结构是通过增加要在高密度n型层的上部形成的欧姆金属层的表面积来使正向电阻最小化。 本发明公开了一种PIN二极管，包括：具有突起的半导体衬底（11），形成在衬底的突起上的n型层（12），缓冲层（13），p型层（14），n 形成在突起和衬底的倾斜表面上的欧姆金属层，各自形成p型层和n型层的欧姆金属层，空气桥金属层各自与欧姆金属层的区域接触 。 半导体衬底由Ga和As的化合物制成。 n型层和p型层由外延生长层形成。

公开(公告)号：KR100450259B1

公开(公告)日：2004-09-30

申请号：KR1019990003764

申请日：1999-02-04

Applicant: 국방과학연구소

Inventor： 김기철 ,  정명득 ,  정해원 ,  우병일 ,  김종명

IPC: H01L29/868

Abstract: PURPOSE: A pin diode is to reduce a forward resistance by forming a n-typed Ohmic metal layer on an exposed side of a n-typed epitaxial layer and a substrate near the epitaxial layer. CONSTITUTION: A pin diode comprises a substrate(31) with a step being formed between a portion to be formed with the pin diode and the remainder portion, a n-typed epitaxial layer(32) formed on the substrate to be formed with the pin diode and having a trapezoidal cross section, a buffer layer(33), a p-typed epitaxial layer(34), a p-typed Ohmic metal layer(35) formed on the p-typed epitaxial layer, a n-typed Ohmic metal layer(38) formed on an exposed side of the n-typed epitaxial layer and the substrate near the epitaxial layer.

Abstract translation: 目的：PIN二极管是通过在n型外延层和靠近外延层的衬底的暴露侧上形成n型欧姆金属层来降低正向电阻。 本发明公开了一种PIN二极管，包括：衬底（31），在待形成PIN二极管的部分和剩余部分之间形成台阶;形成在衬底上的n型外延层（32） 二极管并具有梯形截面，缓冲层（33），p型外延层（34），在p型外延层上形成的p型欧姆金属层（35），n型欧姆金属 形成在n型外延层的暴露侧上的层（38）和靠近外延层的衬底。

公开(公告)号：KR100429388B1

公开(公告)日：2004-04-29

申请号：KR1020020023784

申请日：2002-04-30

Applicant: 국방과학연구소

Inventor： 정명득 ,  우병일 ,  정해원 ,  김종명 ,  김기철

IPC: H01L29/868

Abstract: PURPOSE: A PIN diode and a method for manufacturing the same are provided to be capable of reducing the leakage current through a parasitic PN diode. CONSTITUTION: A PIN diode(10) is provided with a GaAs substrate(11), a low temperature GaAs buffer layer(18) formed at the upper portion of the GaAs substrate by carrying out a molecular beam epitaxial process at a predetermined low temperature, and an N-type GaAs layer(13) formed at the upper portion of the low temperature GaAs buffer layer. The pin diode further includes I-type GaAs layer(14) formed at the predetermined upper portion of the N-type GaAs layer, a P-type GaAs layer(15) formed at the upper portion of the I-type GaAs layer, a P-type metal(16) formed on the P-type GaAs layer, and an N-type metal(17) formed on the predetermined portion of the N-type GaAs layer.

Abstract translation: 目的：提供一种PIN二极管及其制造方法，能够降低通过寄生PN二极管的泄漏电流。 本发明公开了一种PIN二极管（10），包括GaAs衬底（11），通过在预定的低温下进行分子束外延工艺在GaAs衬底的上部形成的低温GaAs缓冲层（18） 和形成在低温GaAs缓冲层上部的N型GaAs层（13）。 PIN二极管还包括形成在N型GaAs层的预定上部处的I型GaAs层（14），形成在I型GaAs层的上部处的P型GaAs层（15）， 形成在P型GaAs层上的P型金属（16）和形成在N型GaAs层的预定部分上的N型金属（17）。

公开(公告)号：KR1020030085379A

公开(公告)日：2003-11-05

申请号：KR1020020023784

申请日：2002-04-30

Applicant: 국방과학연구소

Inventor： 정명득 ,  우병일 ,  정해원 ,  김종명 ,  김기철

IPC: H01L29/868

Abstract: PURPOSE: A PIN diode and a method for manufacturing the same are provided to be capable of reducing the leakage current through a parasitic PN diode. CONSTITUTION: A PIN diode(10) is provided with a GaAs substrate(11), a low temperature GaAs buffer layer(18) formed at the upper portion of the GaAs substrate by carrying out a molecular beam epitaxial process at a predetermined low temperature, and an N-type GaAs layer(13) formed at the upper portion of the low temperature GaAs buffer layer. The pin diode further includes I-type GaAs layer(14) formed at the predetermined upper portion of the N-type GaAs layer, a P-type GaAs layer(15) formed at the upper portion of the I-type GaAs layer, a P-type metal(16) formed on the P-type GaAs layer, and an N-type metal(17) formed on the predetermined portion of the N-type GaAs layer.

Abstract translation: 目的：提供PIN二极管及其制造方法以能够减少通过寄生PN二极管的漏电流。 构成：PIN二极管（10）具有GaAs衬底（11），通过在预定的低温下进行分子束外延工艺而形成在GaAs衬底的上部的低温GaAs缓冲层（18） 和形成在低温GaAs缓冲层的上部的N型GaAs层（13）。 pin二极管还包括形成在N型GaAs层的预定上部的I型GaAs层（14），形成在I型GaAs层的上部的P型GaAs层（15）， 形成在P型GaAs层上的P型金属（16）和形成在N型GaAs层的预定部分上的N型金属（17）。

公开(公告)号：KR1019980056154A

公开(公告)日：1998-09-25

申请号：KR1019960075418

申请日：1996-12-28

Applicant: 에스케이하이닉스 주식회사 ,  국방과학연구소

Inventor： 김송강 ,  조현룡 ,  임승무 ,  이덕형 ,  임경훈 ,  우병일 ,  정해원 ,  정명득 ,  김종명

IPC: H01L21/027

Abstract: 본 발명은 화합물 반도체 소자의 제조 방법에 관한 것으로, 소오스, 게이트 및 드레인 전극이 형성된 화합물 반도체 기판을 제공하는 단계; 상기 기판 상에 형성된 제1소오스 전극의 소정 부분에서부터 최인접된 제2소오스 전극이 상부 소정 부분에 이르는 지점까지는 덮는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴이 형성되지 않은 제1 및 제2소오스 전극의 일측 가장자리와 기판상에 제2감광막 패턴을 형성하는 단계; 전체 상부에 선택적 증착 방법으로 금속층을 형성하는 단계; 및 에어 브릿지를 형성하기 위하여 불필요한 부분의 금속층, 제2 및 제1감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.