公开(公告)号：KR1019970023761A

公开(公告)日：1997-05-30

申请号：KR1019950033713

申请日：1995-10-02

Applicant: 삼성전자주식회사

Inventor： 고장만

IPC: H01L21/302

Abstract: 일반적으로 반도체를 제조하는 과정에서 보통의 공정으로 특히 CMOS공정을 사용하는 공정과정과 LOCOS 공정을 사용하는 공정 과정에서 자기 정렬식에 의한 방법으로 하나의 마스크(mask)로 N-웰(-N-well) P-웰(P-well)을 동시에 형성하고 활성영역(active region)과 필드영역(field region)을 구분을 하게 되는데 이 과정에서 질화막은 공정에서 사용을 한 후 인산(H
2 PO
4 ) 처리를 통하여 제거하는 것은 간단하지만 처리 후 웨이터 전면에 “P”성분이 잔류하게 되는 문제점이 발생한다.
또 발명에서는 이러한 문제점들을 해결하기 위한 것이다. 본 발명에 따른 공정 과정을 거치게 되면 산화 처리 후 표면에 잔류하는 “P” 성분을 표면 산화막을 제거하기 위하여 인산을 사용한 식각을 하므로써 보다 높은 신뢰성을 갖는 반도체 제조공정을 얻을 수 있게 된다.

公开(公告)号：KR1019970003546A

公开(公告)日：1997-01-28

申请号：KR1019950014949

申请日：1995-06-07

Applicant: 삼성전자주식회사

Inventor： 고장만

IPC: H01L21/30

Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 회로 소자를 형성하기 위한 주 표면을 갖는 실리콘 기판의 앞면과뒷면 모두에 산화막, 내화성 금속, 폴리 실리콘막 부산물을 동시에 형성하는 제1공정, 상기 실리콘 기판 뒷면에 형성되어있는 상기 부산물과 오염 물질을 제거하는 제2공정, 상기 실리콘 기판의 앞면을 콘택, 사진, 식각으로 제3공정을 포함하는 반도체 장치의 제조 방법으로서, 반도체 장치를 설계하는 데에 있어 실리콘 기판의 뒷면에 발생되는 오염 물질 및 부산물을 쉽게 제거하여, 웨이퍼 뒷면의 오염 물질 또는 부산물로 인한 사진 공정에서의 웨이퍼내 산포 및 후속의 건식 공정에서의 웨이퍼 인식상의 문제의 해결 및 웨이퍼 대구경화에 따른 웨이퍼 내의 안정적인 제품 특성을 확보하고, 생산성을 향상하며, 수율을 증대시킬 수 있는 방법이다.

公开(公告)号：KR1019960026725A

公开(公告)日：1996-07-22

申请号：KR1019940032621

申请日：1994-12-02

Applicant: 삼성전자주식회사

Inventor： 이순학 ,  고장만

IPC: H01L27/04

Abstract: 본 발명은 반도체장치의 제조공정을 완료후, 정전압이 요구되는 회로에서 원하는 정전압을 얻기 위하여 보호막 상에 금속을 용융시킬때 유발되는 용융불량을 방지할 수 있는 반도체장치에 관한 것으로, P형 실리콘기판에 고농도의 N형 매몰층과 저농도의 N형 에피층이 적층되어 구성된 반도체기판과, 소자분리영역, 콜렉터 직렬저항을 줄이기 위하여 상기 매몰층에 맞닿은 고농도의 P형 불순물영역, 에피층에 형성된 N형의 베이스영역, 및 상기 베이스영역에 형성된 P형의 에미터영역을 상기 반도체기판에 각각 구비하고, 상기 활성영역들을 형성하기 위해 적층된 다층의 산화막과 상기 다층의 산화막 위에 위치한 질화막으로 구성된 층간절연막과, 상기 층간 절연막을 관통한 콘택홀을 통해 활성영역과 접속되는 배선전극과, 상기 배선 전극 상부의 와이 어본딩 영역과 상기 질화막 상부의 금속용융영역이 제거된 보호막을 포함하여 이루어진 것을 특징으로 하며, 본 발명에 따르면, 용융금속의 하부막을 질화막이 되게 하므로써, 금속용융시 발생하는 보호막의 부산물 양을 줄일 수 있으며, 아울러 금속용융 공정과정에서 금속의 측벽에 유발되는 스페이서의 형성을 방지함으로써, 종래 용융금속의 측벽스페이서 때문에 특정방향으로만 보호막의 부산물이 흩어짐으로 인해 프로브팁에 특정방향으로 부산물이 모이던 문제점을 해소하여 금속의 용융불량을 방지할 수 있는 효과가 있다.

公开(公告)号：KR1019930000294B1

公开(公告)日：1993-01-15

申请号：KR1019890005930

申请日：1989-05-02

Applicant: 삼성전자주식회사

Inventor： 고장만 ,  김문호

IPC: H01L21/18 ,  H01L29/78

Abstract: The method for integrating a bipolar NPN transistor and a lateral PNP transistor comprises forming a buried layer (2) on a substrate (1), forming an epitaxial layer (3) on the buried layer, forming a base region at one side of the epitaxial layer (3), dry-etching the other side of the layer (2) to form a inclined epitaxial surface (2) to form openings into the layer (2), implanting high concentration of impurity ions into the openings to form a diffusion layer (7), forming a polysilicon layer (10) having a low concentration of impurity thereon, to fill the openings with the polysilicon and diffusing the impurity of the polysilicon layer (10) into the epitaxial layer to form a low concentration of diffusion layer in self-alignment, thereby improving the current gain.

Abstract translation: 用于积分双极NPN晶体管和横向PNP晶体管的方法包括在衬底（1）上形成掩埋层（2），在掩埋层上形成外延层（3），在外延层的一侧形成基极区域 层（3），干蚀刻层（2）的另一侧以形成倾斜的外延表面（2）以在层（2）中形成开口，将高浓度的杂质离子注入到开口中以形成扩散层 （7），在其上形成具有低浓度杂质的多晶硅层（10），以用多晶硅填充开口，并将多晶硅层（10）的杂质扩散到外延层中以形成低浓度的扩散层 自对准，从而提高电流增益。

公开(公告)号：KR1020000041586A

公开(公告)日：2000-07-15

申请号：KR1019980057519

申请日：1998-12-23

Applicant: 삼성전자주식회사

Inventor： 고장만 ,  이혜령

IPC: H01L27/108

Abstract: PURPOSE: A capacitor of a semiconductor integrated circuit and a method for manufacturing the same are to improve characteristics of a capacitor by uniformly ensuring a thickness of a dielectric film. CONSTITUTION: A method for fabricating a capacitor of a semiconductor integrated circuit comprises forming a conductive film(202) pattern and a first interconnection line(II) on a predetermined part of an insulating substrate(200), and forming an interlayer insulating film(206) on the whole surface of the resultant material. A wide first via hole and a narrow second via hole are simultaneously formed within the interlayer insulating film by selectively etching the interlayer insulating film so that the predetermined surface of the conductive film pattern and the first interconnection line are exposed. A conductive plug(210b,210a) is then formed within the first and second via hole, and a lower electrode(I) having the deposition structure of the conductive film pattern/the conductive plug is defined to have a reverse T-shape.

Abstract translation: 目的：半导体集成电路的电容器及其制造方法通过均匀地确保电介质膜的厚度来提高电容器的特性。 构成：一种制造半导体集成电路的电容器的方法，包括在绝缘基板（200）的预定部分上形成导电膜（202）图案和第一互连线（II），并形成层间绝缘膜（206 ）在所得材料的整个表面上。 通过选择性地蚀刻层间绝缘膜，使得导电膜图案的预定表面和第一互连线露出，同时在层间绝缘膜内形成宽的第一通孔和窄的第二通孔。 然后在第一和第二通孔内形成导电插头（210b，210a），并且将具有导电膜图案/导电插塞的沉积结构的下电极（I）定义为具有相反的T形。

公开(公告)号：KR100163898B1

公开(公告)日：1998-12-01

申请号：KR1019950004972

申请日：1995-03-10

Applicant: 삼성전자주식회사

Inventor： 황호익 ,  고장만

IPC: H01L29/70

Abstract: 이 발명은 싱크(sink)-익스트린식 베이스(extrinsic base) 접합 다이오드에 관한 것이다. P형의 실리콘 기판 위에 위치하는 N+ 매몰층이 형성되어 있고, 그 위에는 에피택셜층이 형성되어 있다. 에피택셜층에는 에피택셜층의 표면으로부터 기판까지 연장되어 있는 P형의 소자 분리 영역과 에피택셜층의 표면으로부터 매몰층까지 연장되어 있는 N+ 싱크 컬렉터 영역, 그리고 싱크 컬렉터 영역과 소자 분리 영역 사이에 위치하고 싱크 컬렉터 영역과 접합하고 있는 P+ 익스트린식 베이스 영역이 형성되어 있다. 이와 같이 N+ 컬렉터 영역과 P+ 익스트린식 베이스 영역을 접합하여 다이오드 표면상이 아니라 표면 내부에서 항복을 발생시킴으로써 온도 및 시간에 따른 제너 항복 전압의 변화를 크게 줄이고 안정성을 향상시킨다.

公开(公告)号：KR1019970023721A

公开(公告)日：1997-05-30

申请号：KR1019950036264

申请日：1995-10-19

Applicant: 삼성전자주식회사

Inventor： 고장만 ,  강순경

IPC: H01L21/28

Abstract: 본 발명은 반도체 금속 공정으로서 2개의 금속층을 연결하는 공정에서, 2개의 금속층간 PSG막들의 홀 형성을 위한 습식 식각 및 건식 식각을 행할때, 10;1 이 BOE 용액을 사용하여 습식 에칭을 행하고 이어서 건식 식각으로 홀을 형성한 후에 습식과 건식 식각간 홀 내벽의 경계면을 Ar 스퍼터링으로 더 식각하여 홀 내벽을 완만하게 함으로써 제2금속층의 접촉홀 내 피복성을 개선하도록 한 반도체 장치의 접속홀 형성 방법에 관한 것이다.

公开(公告)号：KR1019970023719A

公开(公告)日：1997-05-30

申请号：KR1019950036256

申请日：1995-10-19

Applicant: 삼성전자주식회사

Inventor： 고장만

IPC: H01L21/28

Abstract: 이 발명은 반도체장치의 금속전극을 형성하는 방법을 개시하고 있는 것으로서, 그 방법은 반도체장치의 전극으로 사용된 금속막(3)을 소정 기판상에 형성하는 공정과; 상기 금속막(3)상에 산화막(4)을 형성하는 공정과; 상기 산화막(4)상에 소정 패턴의 감광막(5)을 형성하는 공정과; 상기 감광막(5)을 마스크로 사용하여 상기 산화막(4)과 상기 금속막(3)의 일부를 식각하여서 상기 산화막(4)의 측면하부에서 상기 금속막(3)이 과식각되게 하는 공정과; 상기 감광막(5)의 제거후, 산화막(6)을 그 위에 형성 및 식각하여 상기 금속막(3)의 과식각된 부분에 상기 산화막(6)이 남아 있도록 하는 공정과; 상기 산화막(4)과 (6)을 마스크로 사용하여 상기 남아 있는 금속막(3)을 식각하여, 금속전극을 형성하는 공정과; 상기 남아 있는 산화막(4,6)을 모두 제거하는 공정을 포함한다.

公开(公告)号：KR1019970003493A

公开(公告)日：1997-01-28

申请号：KR1019950017543

申请日：1995-06-26

Applicant: 삼성전자주식회사

Inventor： 고장만

IPC: H01L21/28

Abstract: 본 발명은 반도체 장치의 게이트 부분의 제조 방법에 관한 것으로서, 산화막이 형성되어 있는 실리콘 기판에 다결정 실리콘층을 형성하고, 텅스텐 실리사이드막을 증착하는 제1공정, 상기 텅스텐 실리사이드막 위에 질화막을 형성하는 제2공정, 상기 다결정 실리콘층과 텅스텐 실리사이드막, 그리고 질화막을 사진식각하여 게이트 패턴을 형성하는 제3공정을 포함하는 반도체 장치의 게이트 부분의 제조 방법으로서, 텅스텐 실리사이드막 위에 반사방지층의 역할을 하는 질화막을 증착함으로써 사진식각법에 의한 게이트 패턴 형성 과정에서 빛의 반사에 의한 소자의 결함을 방지하고, 또한 질화막이 증착된 상태로 산화 공정을 진행하여 산화 공정에서의 텅스텐 실리사이드의 손실을 방지하는 효과가 있다. 그리고, 이후의 공정에서 반사 방지층의 역할을 하는 특별히 질화막을 제거하는 공정이 필요 없이 공정이 간단하다.

公开(公告)号：KR1019960019733A

公开(公告)日：1996-06-17

申请号：KR1019940031899

申请日：1994-11-30

Applicant: 삼성전자주식회사

Inventor： 고장만

IPC: H01L27/108

Abstract: 본 발명은 반도체장치로 구성되는 커패시터의 제조방법으로서 하부전극으로 텅스텐 실리사이드를 사용하고 절연물로 질화막 도는 질화막과 얇은 산화막의 이중구조로 형성할 때 하부전극인 텅스텐 실리사이드층 위에 자연적으로 생성되는 산화막의 상태가 고르지 않아 커패시턴스 값의 산포가 일정하지 않게 되어 디바이스의 신뢰성이 문제가 되는 점을 개선하기 위하여 텅스텐 실리사이드층 위에 얇은 폴리실리콘을 침적시키는 공정을 추가함으로서 신터링 공정을 진행할 때 도프되지 않은 얇은 폴리실리콘이 충분히 도핑되어 하부전극으로 함께 사용되어 균일한 커패시턴스 값을 갖게하는 커패시터의 제조방법을 제공한다.