公开(公告)号：KR1020100052839A

公开(公告)日：2010-05-20

申请号：KR1020080111702

申请日：2008-11-11

Applicant: 삼성전자주식회사

Inventor： 임주혁 ,  신민호 ,  옥광만 ,  길강미

IPC: H04B7/26

CPC classification number: H04L1/0072 ,  H04L1/0039 ,  H04L1/0054 ,  H04L1/1896 ,  H04L1/20 ,  H04B2201/70722

Abstract: PURPOSE: A HSSCCH detection apparatus of a communication terminal and a method thereof are provided to decide decoding reliability of HSSCCH more accurately by comparing a difference value between a maximum value and a minimum value of the decoding reliability with a critical value. CONSTITUTION: A channel decoding unit proceeds Viterbi decoding of HSSCCH (High Speed Shared Control Channel)(613). The channel decoding unit checks decoding reliability of the HSSCCH(615). If a difference value between a maximum value and a minimum value of the decoding reliability by HSSCCH exceeds a critical value, the channel decoding unit detects the HSSCCH corresponding to the maximum value(625,627). The channel decoding unit proceeds demodulation about the second part of HS-SCCH and a HSPDSCH(High Speed Physical Downlink Shared Channel).

Abstract translation: 目的：提供通信终端的HSSCCH检测装置及其方法，通过将解码可靠性的最大值和最小值与临界值进行比较，来更准确地确定HSSCCH的解码可靠性。 构成：信道解码部进行HSSCCH（高速共享控制信道）的维特比解码（613）。 信道解码单元检查HSSCCH（615）的解码可靠性。 如果通过HSSCCH的解码可靠性的最大值和最小值之间的差值超过临界值，则信道解码单元检测对应于最大值的HSSCCH（625,627）。 信道解码单元进行关于HS-SCCH的第二部分和HSPDSCH（高速物理下行链路共享信道）的解调。

公开(公告)号：KR100943580B1

公开(公告)日：2010-02-23

申请号：KR1020050069881

申请日：2005-07-29

Applicant: 삼성전자주식회사

Inventor： 노희진 ,  길강미 ,  김민구 ,  오현석

IPC: G06F7/52

CPC classification number: G06F7/5525

Abstract: 본 발명은 제곱근 계산 장치 및 방법에 관한 것으로, 특히 부동 소숫점(fixed point)을 사용하는 입력 신호에 대한 제곱근(square root)을 산출하는 장치 및 방법에 관한 것이다.
본 발명의 실시 예에 따른 제곱근 계산 장치는 입력되는 데이터에 대한 제곱근을 산출하는 제곱근 장치에 있어서, 임의의 입력 값을 수신하고, 짝수의 정수값(m)을 수신하여 선형 근사 방법에 의해서 제곱근을 연산하여 출력하는 제1 선형 제곱근 근사기와, 임의의 입력 값을 수신하고, 홀수의 정수값(m)을 수신하여 선형 근사 방법에 의해서 제곱근을 연산하여 출력하는 제2 선형 제곱근 근사기와, 임의의 입력 값을 수신하여 임의의 정수값(m)을 검출한 후, 상기 제1 선형 제곱근 근사기와 제2 선형 제곱근 근사기로 각각 출력하는 정수값 검출부와, 상기 정수값 검출부에서 출력된 값이 짝수 또는 홀수인지에 따라 상기 선형 제곱근 근사기의 값이 각각 출력될 수 있도록 제어하는 제어부와, 상기 제어부의 제어하에, 상기 선형 제곱근 근사기들의 값 중 하나를 출력하는 먹스(MUX)를 포함함을 특징으로 한다.
제곱근, 정수, 오차, 소수점

公开(公告)号：KR100842537B1

公开(公告)日：2008-07-01

申请号：KR1020060005406

申请日：2006-01-18

Applicant: 삼성전자주식회사

Inventor： 박동욱 ,  이현배 ,  박원흠 ,  길강미 ,  유현석

IPC: H04W28/14

CPC classification number: H04L1/0052 ,  H04L1/0067 ,  H04L1/0071

Abstract: 본 발명은 통신 시스템의 입출력 데이터 처리장치에 관한 것이다. 본 발명은 제1 시간 구간을 가지는 제1 버퍼와 제2 시간 구간을 가지는 제2 버퍼 사이에 시간 구간을 맞춰주는 제어기를 추가한다. 이와 같이 하면 버퍼의 사용을 최소화할 수 있다.
WCDMA, 역다중화, 디인터리빙

公开(公告)号：KR1020070014888A

公开(公告)日：2007-02-01

申请号：KR1020050069881

申请日：2005-07-29

Applicant: 삼성전자주식회사

Inventor： 노희진 ,  길강미 ,  김민구 ,  오현석

IPC: G06F7/52

CPC classification number: G06F7/5525

Abstract: A device and a method for calculating a square root are provided to calculate an approximation of the square root and perform fast square root calculation without an additional separate memory. The first linear square root approximating part(110) calculates and outputs the square root through a linear approximation method by receiving an input value and an even integer. The second linear square root approximating part(120) calculates and outputs the square root through the linear approximation method by receiving the input value and an odd integer. An integer detector(140) detects the integer by receiving the input value, and respectively outputs the integer to the first and second linear square root approximating parts. A controller(150) makes the first or second linear square root approximating parts output a value depending on whether the integer detector outputs the even or odd integer. A multiplexer(130) outputs the value of the first or second approximation parts.

Abstract translation: 提供了一种用于计算平方根的装置和方法，以计算平方根的近似值，并执行快速平方根计算，而无需额外的单独存储器。 第一线性平方根近似部分（110）通过接收输入值和偶数整数通过线性近似方法计算并输出平方根。 第二线性平方根近似部分（120）通过接收输入值和奇整数通过线性近似方法计算并输出平方根。 整数检测器（140）通过接收输入值来检测整数，并且将整数分别输出到第一和第二线性平方根近似部分。 控制器（150）使得第一或第二线性平方根近似部分根据整数检测器是输出偶数还是奇数整数输出一个值。 多路复用器（130）输出第一或第二近似部分的值。

公开(公告)号：KR1020040092922A

公开(公告)日：2004-11-04

申请号：KR1020030027348

申请日：2003-04-29

Applicant: 삼성전자주식회사

Inventor： 유남열 ,  김민구 ,  길강미

IPC: H03M13/11

CPC classification number: H03M13/116 ,  H03M13/1137 ,  H03M13/118 ,  H03M13/1185

Abstract: PURPOSE: An apparatus and method for coding an LPDC(Low Density Parity Check) code are provided to perform real time processing, facilitate extension of a code, simplify a device and easily obtain an inverse matrix in case of decoding. CONSTITUTION: An internal column address generator(801) outputs a position value of 1 within a sub-matrix with respect to certain information. A basic sequence generator(803) receives an offset value for the sub-matrix with respect to the information and generates a basic sequence with respect to the position of 1. A systematic unit(805) stores inputted information and outputs information of a position according to the basic sequence outputted from the basic sequence generator(803). An adder(807) generates a parity value by adding information outputted from the systematic unit(805) and a previous parity value. A delay unit(809) delays an output of the adder(807) for a predetermined time and outputs it to the adder(807).

Abstract translation: 目的：提供一种用于编码LPDC（低密度奇偶校验）码的设备和方法，用于执行实时处理，便于扩展代码，简化设备，并在解码时容易获得逆矩阵。 构成：内部列地址生成器（801）相对于某些信息在子矩阵内输出位置值1。 基本序列发生器（803）相对于该信息接收子矩阵的偏移值，并且生成关于1的位置的基本序列。系统单元（805）存储输入的信息并输出位置信息 到从基本序列发生器（803）输出的基本序列。 加法器（807）通过将从系统单元（805）输出的信息和先前奇偶校验值相加来生成奇偶校验值。 延迟单元（809）将加法器（807）的输出延迟预定时间，并将其输出到加法器（807）。