公开(公告)号：KR1020100019798A

公开(公告)日：2010-02-19

申请号：KR1020080078519

申请日：2008-08-11

Applicant: 삼성전자주식회사

Inventor： 민재호 ,  권오익 ,  김범수 ,  김명철 ,  김동찬

IPC: H01L21/027

CPC classification number: G11C16/0483 ,  G11C5/06 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/32139 ,  H01L27/0207 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11531 ,  H01L27/11548 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L21/0332 ,  H01L21/0338

Abstract: PURPOSE: A semiconductor device and a method for forming patterns of a semiconductor device are provided to lower processing costs through a simplified process of a semiconductor device with various structures. CONSTITUTION: A dual mask layer is formed on a substrate(300) having a first area and a second area. A first mask pattern(320A) is formed in a first area by patterning the dual mask layer. A second mask pattern(320B) having the width greater than that of the first mask pattern is formed in the second area by. The first spacer(350A) covers both side walls of the first mask pattern. The second spacer(350B) covers both side walls of the second mask pattern.

Abstract translation: 目的：提供一种用于形成半导体器件图案的半导体器件和方法，以通过具有各种结构的半导体器件的简化处理来降低处理成本。 构成：在具有第一区域和第二区域的基板（300）上形成双掩模层。 通过图案化双掩模层，在第一区域中形成第一掩模图案（320A）。 在第二区域中形成具有大于第一掩模图案的宽度的第二掩模图案（320B）。 第一间隔物（350A）覆盖第一掩模图案的两个侧壁。 第二间隔物（350B）覆盖第二掩模图案的两个侧壁。

公开(公告)号：KR101927924B1

公开(公告)日：2018-12-12

申请号：KR1020110111411

申请日：2011-10-28

Applicant: 삼성전자주식회사

Inventor： 민재호 ,  김기정 ,  신경섭 ,  김동현

IPC: H01L27/10 ,  H01L21/8239 ,  H01L21/027

Abstract: 본 발명의 기술적 사상은 포토리소그래피 공정의 해상 한계 내에서 구현 가능한 사이즈의 패턴을 이용하여, 초미세 폭과 간격을 갖는 고밀도 패턴을 포함하고, 충분한 공정 마진을 가지고 형성될 수 있는 패드를 구비한 반도체 소자 및 그 반도체 소자의 패턴 형성 방법을 제공한다. 그 반도체 소자는 메모리 셀 영역, 및 상기 메모리 셀 영역 주변에 위치하는 커넥션 영역을 구비한 기판; 상기 기판 상의 상기 메모리 셀 영역으로부터 상기 커넥션 영역까지 제1 방향으로 연장되어 형성된 복수의 제1 도전 라인들을 구비한 제1 도전 라인부; 상기 기판 상의 상기 커넥션 영역에서 상기 제1 도전 라인들로부터 각각 연장되어 형성된 복수의 제2 도전 라인들, 및 인접하는 2개의 상기 제2 도전 라인들 간의 간격이 대응하는 2개의 상기 제1 도전 라인들 간의 간격보다 넓은 확장부를 구비한 제2 도전 라인부; 및 상기 기판 상의 상기 확장부에 형성되고, 상기 제2 도전라인들 각각에 전기적으로 연결된 복수의 패드들을 구비한 패드부;를 포함한다.

公开(公告)号：KR101807665B1

公开(公告)日：2017-12-12

申请号：KR1020110084059

申请日：2011-08-23

Applicant: 삼성전자주식회사

Inventor： 김기정 ,  민재호 ,  신경섭 ,  김동현

IPC: H01L21/027

CPC classification number: G03F7/0035 ,  G03F7/00

Abstract: 본발명은오정렬마진이상으로분리된미세패턴의형성방법에관한것으로서, 메인패턴과분리-어시스트(separation-assist) 패턴을포함하는제 1 몰드패턴을형성하는단계; 상기제 1 몰드패턴의주위에제 1 폭의제 1 스페이서마스크를형성하는단계; 상기제 1 스페이서마스크를식각마스크로하여제 2 몰드패턴을형성하는단계; 상기제 2 몰드패턴의주위에제 2 폭의제 2 스페이서마스크를형성하는단계; 및상기제 2 스페이서마스크를식각마스크로하여목표패턴을형성하는단계를포함하는, 오정렬마진이상으로분리된미세패턴의형성방법을제공한다. 본발명의미세패턴의형성방법을이용하면극도로미세한패턴에대해서도패드형성에관한충분한오정렬마진을확보할수 있을뿐만아니라리버스로딩효과로인한평행배선들사이의협착도크게줄일수 있다.

Abstract translation: 形成含有辅助的第一模具图案（分离辅助）图案 - 本发明中，主图案和所述分离涉及形成由至少一个未对准余量分离的精细图案的方法; 围绕第一模具图案形成第一宽度的第一间隔物掩模; 使用第一间隔物掩模作为蚀刻掩模形成第二模具图案; 围绕第二模具图案形成第二宽度的第二间隔件掩模; 并且使用第二间隔物掩模作为蚀刻掩模形成目标图案。本发明还提供了形成由未对准裕度或更多分开的精细图案的方法。 与形成本发明的微细图案，也大大即使对于精细图案降低的方法是非常不仅可以在平行线作为由于扭转负载效应狭窄之间形成的垫确保足够的裕度错位。

公开(公告)号：KR1020170128996A

公开(公告)日：2017-11-24

申请号：KR1020160059786

申请日：2016-05-16

Applicant: 삼성전자주식회사

Inventor： 김혁 ,  민재호 ,  정승필

IPC: H01L27/115 ,  H01L21/768 ,  H01L23/00

CPC classification number: H01L27/11286 ,  H01L23/528 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 본발명의반도체칩은기판상에형성된주변회로영역; 상기주변회로영역상에형성된반도체층; 상기반도체층과전기적으로연결된암(arm)층; 및상기반도체층상에형성된셀 영역을포함한다.

Abstract translation: 本发明的半导体芯片包括：形成在基板上的外围电路区域; 形成在外围电路区上的半导体层; 电连接到半导体层的臂层; 并且在半导体层上形成单元区域。

公开(公告)号：KR1020120001339A

公开(公告)日：2012-01-04

申请号：KR1020100062078

申请日：2010-06-29

Applicant: 삼성전자주식회사

Inventor： 민재호 ,  이성수 ,  김기정

IPC: H01L21/027

CPC classification number: H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L27/0207 ,  H01L27/11524 ,  H01L21/0274

Abstract: PURPOSE: A method for forming the fine pattern of a semiconductor device is provided to minimize the generation of a pattern defect by executing anisotropic etching with 2 steps about a spacer for forming a narrow pattern. CONSTITUTION: A substrate(410) which includes a first area(400A) and a second area is provided. A first hard mask material layer(420) is provided on the substrate. A narrow mold mask pattern(452) is formed on the first area. A wide mold mask pattern(454) is formed on the first area. A first spacer(462) is formed in the sidewall of the narrow mold mask pattern. A second spacer(464) is formed in the sidewall of the wide mold mask pattern. The first hard mask material layer is etched using the first spacer and the second spacer as an etching mask.

Abstract translation: 目的：提供一种用于形成半导体器件的精细图案的方法，用于通过围绕用于形成窄图案的间隔物进行两个步骤的各向异性蚀刻来最小化图案缺陷的产生。 构成：提供包括第一区域（400A）和第二区域的基板（410）。 第一硬掩模材料层（420）设置在基板上。 在第一区域上形成窄模具掩模图案（452）。 在第一区域上形成宽模具掩模图案（454）。 第一间隔件（462）形成在窄模具掩模图案的侧壁中。 第二间隔件（464）形成在宽模具掩模图案的侧壁中。 使用第一间隔物和第二间隔物作为蚀刻掩模蚀刻第一硬掩模材料层。