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公开(公告)号：KR102222909B1
公开(公告)日：2021-03-04
申请号：KR1020130120791A
申请日：2013-10-10
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/31111 , H01L21/0273 , H01L21/31122 , H01L21/31133 , H01L21/31138 , H01L21/32139 , H01L21/768 , H01L29/66409 , H01L29/66477 , H01L29/66545 , H01L29/66795
Abstract: 본 발명은 반도체 소자의 제조방법을 제공한다. 그의 방법은, 기판 상에 제 1 패턴과 제 2 패턴을 형성하는 단계와, 상기 제 1 패턴 상에 제 1 하드 마스크 층과 제 2 하드 마스크 층을 형성하는 단계와, 상기 제 1 하드 마스크 층과 상기 제 2 하드 마스크 층 상에 의해 노출되는 상기 제 2 패턴의 제 1 처리 공정을 수행하는 단계와, 상기 제 2 하드 마스크 층과 상기 제 1 하드 마스크 층을 순차적으로 제거하는 단계를 포함한다. 여기서, 상기 제 2 하드 마스크 층은 상기 제 2 패턴에 대해 100:1 내지 10000:1의 식각 선택 비로 제거될 수 있다.
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公开(公告)号：WO2022086028A1
公开(公告)日：2022-04-28
申请号：PCT/KR2021/014077
申请日：2021-10-13
Applicant: 삼성전자주식회사
Abstract: 전자 장치 및 이의 제어 방법을 제공한다. 본 개시에 따른 전자 장치의 제어 방법은 제1 렌즈를 이용하여 영상을 획득하는 단계, 인물의 얼굴 전체가 촬영되었는지 여부를 나타내는 스코어를 획득하도록 학습된 신경망 모델에 영상에 포함된 복수의 후보 영역에 대한 정보를 입력하여 복수의 후보 영역에 대한 스코어를 획득하는 단계, 획득된 스코어를 바탕으로 복수의 후보 영역 중 인물의 얼굴이 포함된 적어도 하나의 인물 영역을 식별하는 단계 및 식별된 인물 영역의 위치에 대한 정보 및 식별된 인물 영역의 스코어를 바탕으로 촬영 구도를 변경하기 위한 가이드 정보를 제공하는 단계를 포함한다.
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公开(公告)号：WO2022039366A1
公开(公告)日：2022-02-24
申请号：PCT/KR2021/007825
申请日：2021-06-22
Applicant: 삼성전자주식회사
IPC: G06F3/0488 , G06F3/041 , G06F3/0484 , G06F3/16 , G06N3/08
Abstract: 전자 장치가 개시된다. 본 개시에 따른 전자 장치는 터치 스크린, 및 프로세서를 포함하고, 프로세서는, 터치 스크린을 통해 사용자의 터치 입력이 획득되면 획득된 사용자의 터치 입력에 대응되는 이미지를 획득하고, 사용자의 터치 입력의 유형을 식별하기 위한 신경망 모델에 획득된 이미지, 터치 스크린을 기 설정된 압력보다 작은 압력으로 터치하는 제1 유형의 터치 입력에 대응되는 제1 이미지 및 터치 스크린을 기 설정된 압력보다 큰 압력으로 터치하는 제2 유형의 터치 입력에 대응되는 제2 이미지를 입력하여 획득된 사용자의 터치 입력의 유형을 식별하고, 식별된 터치 입력의 유형을 바탕으로 기능을 수행할 수 있다.
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公开(公告)号：KR1020160116915A
公开(公告)日：2016-10-10
申请号：KR1020150045330
申请日：2015-03-31
Applicant: 삼성전자주식회사
IPC: H01L21/3205 , H01L21/56 , H01L21/311 , H01L21/3213
CPC classification number: H01L21/31144 , H01L21/31116 , H01L21/32136 , H01L21/76816
Abstract: 본발명의기술적사상에의한반도체소자제조방법은, 절연층이형성된기판을준비하고, 절연층상에금속성하드마스크를형성하고, 절연층을일부식각하여리세스를형성하고, 리세스의내측벽에금속성보호막을형성하고, 금속성보호막을이용하여절연층을식각하여절연층을관통하는홀을형성하고, 금속성하드마스크및 금속성보호막을제거하는것을포함한다.
Abstract translation: 一种制造半导体器件的方法，所述方法包括在衬底上形成绝缘层; 在绝缘层上形成金属硬掩模图案; 通过部分蚀刻绝缘层形成凹部; 在所述凹部的内侧壁上形成金属保护层; 通过使用金属硬掩模图案和金属保护层作为蚀刻掩模来蚀刻绝缘层以形成穿透绝缘层的孔; 并移除金属硬掩模图案和金属保护层。
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公开(公告)号：KR1020160025278A
公开(公告)日：2016-03-08
申请号：KR1020140112310
申请日：2014-08-27
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108 , H01L21/3065 , H01L21/306
CPC classification number: H01L21/31144 , H01L21/31111 , H01L21/31116 , H01L27/10852 , H01L27/10855
Abstract: 유전막및 상부전극의증착불량을개선하여, 신뢰성을개선할수 있는반도체장치제조방법을제공하는것이다. 상기반도체장치제조방법은하부막상에, 제1 불순물이도핑된식각정지막과, 몰드막을포함하는몰드구조체를형성하고, 건식식각을이용하여, 상기몰드구조체내에, 상기하부막을노출시키는제1 트렌치를형성하고, 습식식각을이용하여, 상기식각정지막내의상기제1 트렌치의폭을확장시켜상기몰드구조체내에제2 트렌치를형성하고, 상기제2 트렌치내에제1 도전패턴을형성하는것을포함하고, 상기건식식각에대한상기식각정지막의식각율은상기건식식각에대한상기몰드막의식각율보다작고, 상기제1 불순물의농도에따라, 상기습식식각에대한상기식각정지막의식각율은변한다.
Abstract translation: 提供一种通过改善电介质膜和顶部电极的沉积故障来提高可靠性的半导体器件的制造方法。 制造半导体器件的方法包括以下步骤：在底部膜上形成包括掺杂有第一杂质的蚀刻停止层和模具膜的模具结构; 在模具结构中使用干蚀刻形成暴露底部膜的第一沟槽; 通过使用湿蚀刻扩大蚀刻停止层中的第一沟槽的宽度，在模具结构中形成第二沟槽; 以及在所述第二沟槽中形成第一导电图案。 蚀刻停止层对于干蚀刻的蚀刻速率小于对于干蚀刻的模具膜的蚀刻速率，并且蚀刻停止层对湿蚀刻的蚀刻速率根据 第一杂质。
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Patent Agency Ranking
公开(公告)号：KR101435520B1
公开(公告)日：2014-09-01
申请号：KR1020080078519
申请日：2008-08-11
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G11C16/0483 , G11C5/06 , H01L21/0337 , H01L21/3086 , H01L21/32139 , H01L27/0207 , H01L27/11524 , H01L27/11526 , H01L27/11531 , H01L27/11548 , H01L27/1157 , H01L27/11573 , H01L27/11575
Abstract: 다양한 폭을 가지는 패턴들을 동시에 형성하면서 일부 영역에서는 더블 패터닝 기술에 의해 패턴 밀도를 배가시키는 반도체 소자의 패턴 형성 방법을 개시한다. 본 발명에 따른 공정에서는 기판상의 듀얼 마스크층을 패터닝하여 제1 영역에는 제1 마스크 패턴을 형성하고, 제2 영역에는 제1 마스크 패턴보다 폭이 큰 제2 마스크 패턴을 형성한다. 제1 마스크 패턴의 양 측벽을 덮는 제1 스페이서와 제2 마스크 패턴의 양 측벽을 덮는 제2 스페이서를 동시에 형성한다. 제1 마스크 패턴을 제거한 후, 제1 영역에서는 제1 스페이서를 식각 마스크로 이용하고 제2 영역에서는 제2 마스크 패턴 및 제2 스페이서를 식각 마스크로 이용하여 제1 영역 및 제2 영역에서 동시에 기판을 식각한다.
패턴, 폭, 3차원 식각 효과, 가변 마스크 패턴, 듀얼 마스크층, 스페이서-
公开(公告)号：KR1020140028561A
公开(公告)日：2014-03-10
申请号：KR1020120095086
申请日：2012-08-29
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
Abstract: Provided is a method for manufacturing semiconductor device including a capacitor. The method for manufacturing semiconductor device includes forming a mold structure on a lower structure, forming a plurality of holes for exposing the lower structure by patterning the mold structure, forming a protection layer which covers the inner wall of the mold structure exposed to the holes, forming the lower electrodes in the holes where the protection layer is formed, exposing the protection layer by removing the mold structure, exposing the sidewalls of the lower electrodes by removing the protection layer, and forming a dielectric layer which successively covers the surface of the lower electrodes and the upper electrode.
Abstract translation: 提供一种制造包括电容器的半导体器件的方法。 制造半导体器件的方法包括在下部结构上形成模具结构，通过对模具结构进行构图而形成用于暴露下部结构的多个孔，形成覆盖暴露于孔的模具结构的内壁的保护层， 在形成保护层的孔中形成下部电极，通过去除模具结构而露出保护层，通过去除保护层暴露下部电极的侧壁，并形成依次覆盖下部表面的介电层 电极和上电极。
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公开(公告)号：KR1020130095964A
公开(公告)日：2013-08-29
申请号：KR1020120017413
申请日：2012-02-21
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/3409 , H01L27/1157 , H01L27/11582
Abstract: PURPOSE: A non-volatile memory device and a threshold voltage control method of a ground selection transistor thereof easily control a threshold voltage of the ground selection transistor by using the bias of a read operation. CONSTITUTION: An address decoder (130) generates a block selection signal by receiving an address. A block gating circuit (120) selects one of multiple memory blocks in response to the block selection signal. A control logic (150) controls a threshold voltage of one selected from first and second ground selection transistors by providing a first voltage to a gate of the first ground selection transistor among ground selection transistors and a second voltage to a gate of the second ground selection transistor among the ground selection transistors in a read operation.
Abstract translation: 目的：通过使用读取操作的偏置，其接地选择晶体管的非易失性存储器件和阈值电压控制方法容易地控制接地选择晶体管的阈值电压。 构成：地址解码器（130）通过接收地址产生块选择信号。 块选通电路（120）响应于块选择信号选择多个存储块中的一个。 控制逻辑（150）通过向地选择晶体管中的第一接地选择晶体管的栅极提供第一电压并且将第二电压提供给第二接地选择晶体管的栅极来控制从第一和第二接地选择晶体管选择的一个的阈值电压 在读取操作中的地选择晶体管中的晶体管。
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公开(公告)号：KR1020100080702A
公开(公告)日：2010-07-12
申请号：KR1020090000113
申请日：2009-01-02
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66348 , H01L21/02068 , H01L21/2253 , H01L29/4232
Abstract: PURPOSE: A methods of fabricating a semiconductor device is provided to reduce the load of counter doping by performing a local doping through a conformal doping. CONSTITUTION: A semiconductor substrate including a cell region(A) and a core / a peri area(B) is prepared. A gate insulating layer(121) is formed on semiconductor substrate. The first undoped polysilicon layer(122) is formed on the gate insulating layer. The first doped polysilicon layer(123) is formed on the first undoped polysilicon film. The first doped polysilicon film is removed so that the first undoped polysilicon film is exposed to the outside. The dopant of the first conductivity type is inserted in a part and cell region of the core / peri area.
Abstract translation: 目的：提供制造半导体器件的方法，以通过通过共形掺杂进行局部掺杂来减小反向掺杂的负载。 构成：制备包括单元区域（A）和核心/周边区域（B）的半导体基板。 在半导体衬底上形成栅极绝缘层（121）。 第一未掺杂多晶硅层（122）形成在栅极绝缘层上。 第一掺杂多晶硅层（123）形成在第一未掺杂多晶硅膜上。 去除第一掺杂多晶硅膜，使得第一未掺杂多晶硅膜暴露于外部。 第一导电类型的掺杂剂插入芯/周边区域的一部分和单元区域中。
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公开(公告)号：KR1020100013898A
公开(公告)日：2010-02-10
申请号：KR1020080075638
申请日：2008-08-01
Applicant: 삼성전자주식회사
IPC: H01L21/22 , H01L21/336
CPC classification number: H01L21/823842 , H01L21/823828 , H01L27/10873 , H01L27/10894
Abstract: PURPOSE: A plasma doped semiconductor devices having a dopant loss preventive layer and a method for manufacturing the same are provided to improve electrical properties by forming a gate electrode with a impurity loss prevention film after doping a source gas including a silicon component. CONSTITUTION: A gate dielectric layer(110) is formed on a semiconductor substrate(100). An N type gate electrode wiring(135) is formed on the gate dielectric layer. An NMOS area is covered by a photoresist solution mask and PMOS area is opened. The p type impurity is doped on the PMOS area through a plasma doping process. P type impurity plasma doping and plasma doping through a silicon source gas are performed at the same time and P-type impurity loss prevention film(140) is formed. Mask is eliminated and the gate electrode(115) is formed after cleaning.
Abstract translation: 目的：提供具有掺杂剂损失防止层的等离子体掺杂半导体器件及其制造方法，以在掺杂包括硅成分的源气体之后，通过形成具有杂质损失防止膜的栅电极来改善电性能。 构成：在半导体衬底（100）上形成栅介质层（110）。 在栅极电介质层上形成N型栅电极配线（135）。 NMOS区域被光致抗蚀剂溶液掩模覆盖，并且PMOS区域被打开。 p型杂质通过等离子体掺杂工艺掺杂在PMOS区域上。 通过硅源气体进行P型杂质等离子体掺杂和等离子体掺杂，同时形成P型杂质损失膜（140）。 消除掩模，并且在清洁之后形成栅电极（115）。
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